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Cadence Sigrity电源完整性仿真工具箱中的PowerDC，正如其名称组成所述（Power+DC），主要应用于DC电源在PCB板上的电源完整性问题仿真，包括：整板电源IR-Drop、电流分布密度和热点分布等。   进入高速PCB设计领域，信号完整性问题已经让我们之前对于只要电路互联逻辑正确，元器件引脚间不短路不断路，PCB电路即可成功运行的认识完全颠覆。现在，电源完整性问题则再次毁掉画板君的三观。 在那个纯真的年代，那个妹子只要跟你拉上小手，就会厮守终生的年代，没有买房买车城市落户的要求，也没有苛刻要求的丈母娘的那个年代，电子数字电路也是那么的纯真，原理图上的电源就是那个纯粹的电源，我们仅仅关注电源电路或电源模块自身是否如何电路需求，而不会费神去担忧PCB板级的DC电源系统问题。 当今，随着电子产品市场需求的日趋旺盛，人们对电子产品的性能和功能要求也越来越高，这便推高了电子产品工艺的急剧增长，IC制程越来越小，所集成的晶体管越来越多，信号翻转速度越来越快，而核心电压却越来越低、消耗的电流越来越大，CPU 核心电压、IO电压、DRAM电压等、DC电源分割种类也越来越多样性，这些种种因素使得电源完整性问题越来越突出，电子产品设计过程充满了挑战。     在进行PCB设计时对DC电源进行前仿真和后仿真对于PCB设计是否成功影响非常重要，所以，吴川斌的博客将在接下来发布系列博文，详细介绍Sigrity PowerDC的仿真应用。 大概涉及的内容如下： Sigrity PowerDC 简介 Sigrity PowerDC 界面介绍 IR-Drop的基本概念 电流密度 VRM模型 Sigrity PowerDC 仿真实战   PowerDC直流分析综述 当前的系统设计核心供电电压越来越低,而总的工作电流和布线密度则越来越大,从而导致直流问题日益突出。   Sigrity产品系列中的PowerDC工具提供了完整的电源直流分析解决方案。电路板上电源阻抗对于DC电流来说相当重要，若电流直流设计不良，将导致PCB上器件的逻辑误动作，甚至会使得整个PCB烧毁，造成安全事故。电源品质的问题日益突出，所以在电源直流的分析是相当重要的。在真实环境中，不同的温度情况下，导电系数不尽相同，所以仿真时将温度考虑进来，仿真结果将更接近于真实地现象。     目前,常见的直流分析主要包括： IR-Drop问题使得电源无法为IC提供足够的电压 — 导致IC工作不正常 电源孤岛瓶颈造成电流密度过高 — 导致介质击穿、电路板故障、甚至起火造成安全事故 连接电源分割平面的过孔via上的电路过大 — 导致过孔故障，造成电源开路 过大的电流密度造成温升过热问题 — 极端情况下造成电路板损坏 — 电路板长时间温度过高会造成元器件过热，加速老化   IR Drop分析的重要性 IR Drop其含义为直流工作时由直流电阻造成的电压降，而此时的压降可直接由 I * R 的乘积得到因而得名。   各种设计中的不利因素使DC IR Drop问题加剧 核心供电电压持续减小:1.2V供电变得司空见惯; 器件的工作电流持续增大,使 IR Drop也有不断增大的趋势; 层数变少和高密度布线使电源网络的布线空间受到压缩和限制; 过孔周围的反焊盘使原来完整的电源平面变得支离破碎; 越来越复杂的PCB结构使非常有经验的工程师也难以靠手工完成 IR Drop的计算 IR Drop是一个系统级的问题 分析中有时需要考虑封装以及多个子板的整个系统级的PDN网络; 需要优化系统中每个器件的电压容限,确保他们都能正常工作; 有些高端系统的 VRM还带有电压反馈,反馈线的设计需要科学布局才能发挥最大效果   电阻分析的重要性   电阻与电源完整性(PI) 直流压降(IR Drop)直接与电源分配网络(PDN)上的总电阻成正比; 厚平面与实心的过孔有助于减小电阻值; 适当的电阻有助于减小谐振   电阻与信号完整性(SI) I/O网络的电阻是传输线产生直流损耗的根源; 短而宽的走线可以减小电阻   电流密度分析的重要性 当今的PCB项目设计，板子上不同电压的分类越来越多，12V、5V、3.3V、2.5V、1.5V等等，为了降低PCB成本，我们不可能针对每个电压等级创建一个对应的完整电源平面，通常的做法是进行电源平面分割。   分割的电源平面，再加上大量的通孔via设计，会使的电源平面出现瓶颈区域，而如今的IC需求的电流越来越大，当大电流通过一个狭窄区域的时候,通常会产生较大的电流密度,从而导致PCB板局部温度的升高。 电源平面上最大的电流密度区域通常称之为电流热点 (Hot Spot),这些电流热点有可能导致严重的热可靠性问题。 设计人员应尽量使板上的电流密度分布均匀,尤其要避免在关键的IC芯片附近和高速的信号走线附近出现电流热点。   电/热协同分析 高电流密度是电路板上热量的另一个来源 电/热协同仿真准确地确定了热量水平 — 考虑到热量在电路板中的传导方式 –还包括电路板上其他热源的影响 — 还包括电路板所处的环境文档 铜的导电率每10摄氏度变化4% — 电导率变化影响DC压降和电路密度     PowerDC的主要功能   布局布线前或布局后的PCB及IC封装DC分析; 彩色显示PCB各层的电压分布、平面电流分布和过孔电流分布; 可仿真Lumped to Lumped,Lumped to Multiple,Multiple toLumped以及Multiple to Multiple等各种形式的pin-to-pin电阻; 还可仿真多端口的阻抗网络,并生成DC情况下相应的S-param模型和SPICE等效模型; 多子板/多封装的IR Drop分析; 流程化仿真,指导用户快速准确的完成整个仿真,而且用户可以定制自 己特定的Workflow; 高效的有限元(FEM)算法无需用户设定Mesh即可得到平面上精细而平滑的每一个位置上的电压、电流值; 内置的Constraint management使仿真支持复杂设计的设计规则检查(DRC); 生成所有的电压、电流结果表格,并与预先设定的Constraints作比较; 将DRC Marker反标回Allegro Layout文件。   PowerDC的典型应用 优化 PDN网络中的关键指标 决定PDN层的铜厚 找到PDN层能满足IR Drop需求最小的宽度 进行快速的 “what if” 分析以比较不同设计的区别 发现 PDN网络中的设计隐患 找到系统中所有器件过压和欠压的条件 指出布线中会引起额外压降的 neck down区域 定位布线中会引起热可靠性问题的电流分布的 “hot spots”区域 现超出设计指标的 via, bump和ball电流 优化 VRM Sense Line的设置 对多器件的系统智能选择 VRM sense line的位置 • 安全的增大VRM的输出电压进行最可靠的补偿 输出其他系统分析需要的结果 创建DC等效电阻模型 进行包括 PCB, IC封装和on-chip模型在内的系统级IR Drop分析 • 输出热仿真工具可用的平面和过孔的电流分布文件 定量的计算路径中的loop电阻以进行对比分析和correlation研究   PowerDC的优势与特色 业界第一个可以进行电源地平面 IR Drop DRC检查的工具,用户对象包括 layout工程师,system 工程师和SI/PI工程师。 可协助Layout设计人员发现PCB板中不易发现的很多设计隐患,如:器件的过压/欠 压,电流分布的Hot Spot,超标的 via、bump和ball电流,平面中的neck-down和 dynamic plane cut 区域等。而这些隐患常常会导致器件不能工作甚至发生局部过热 烧毁等后果。 内置的Workflow可确保用户可以在较短的时间内就能掌握PowerDC的正确使用流程。 最新的DRC反标功能使Layout工程师可以在后台调用PowerDC,并及时在PCB版图 中将出现的DRC错误加以改进。 全新的FEM仿真引擎在仿真精度和效率上有了很大的提升。其精细的三角形网格剖分 比其他工具采用的矩形网格在计算结果和显示精 用 微信  OR  支付宝  扫描二维码 为老wu  打个赏 金额随意 快来“打”我呀～   原创文章，转载请注明：  转载自  吴川斌的博客  http://www.mr-wu.cn/  本文链接地址:  Cadence Sigrity PowerDC 解决高速电路电源完整性DC电源分析的利器 http://www.mr-wu.cn/cadence-sigrity-powerdc-introduction/

之前陆续发不过一些关于 Cadence Orcad Allegro Sigrity 的安装**的文章，包括  Cadence OrCad Allegro SPB 16.6 下载及安装**指南 ,  Cadence仿真利器,Cadence SI / PI Analysis – Sigrity安装及**指南 ,  Cadence OrCad Allegro SPB 16.6 下载及安装**视频教程 ,  Cadence Sigrity 16.6 下载及安装**视频教程 ,  Cadence OrCAD Allegro 17.0 下载及安装**视频教程 ,  Cadence Sigrity 2015 下载 安装及**教程 , 竟然写了这么多 Cadence Orcad Allegro Sigrity 相关的文章，连自己也被吓到了，O(∩_∩)O~。 意思文章受到了广大网友们的关注，也陆续收到了一些点评，在此在此表示感谢！ 根据点评反馈的信息来看，大多数的网友们都安装成功了，但也有少部分网友表示安装失败。我自己也在帮网友们分析，感觉之前的 Cadence Orcad Allegro Sigrity **操作过程还是略显得有些繁琐，要拷贝 crack文件到指定目录，还有自己生成 License文件并导入，对于计算机操作不熟练的网友们来说还是显得有些繁琐。 所以老wu抽空写了个小小的辅助工具，来帮助大家简化 Cadence Orcad Allegro Sigrity 的**流程，大家只需在程序界面上点点鼠标即可。希望网友们在使用的过程中多多反馈信息，如果觉得好，请尽情的转发，以帮到更多的使用 Cadence Orcad Allegro Sigrity 的小伙伴们。 再次声明，阿狸狗破戒大师 这个工具仅为使用 Cadence Orcad Allegro Sigrity 软件工具小伙伴们个人学习所用，不得应用于任何商业用途。谢谢！ 阿狸狗破戒大师,为攻城狮专注于快乐的拉线而生  官网下载地址： http://tools.mr-wu.cn/aleego-crack-master/       原创文章，转载请注明：  转载自  吴川斌的博客  http://www.mr-wu.cn/  本文链接地址:  阿狸狗破戒大师,为攻城狮专注于快乐的拉线而生,Cadence Orcad Allegro Sigrity ** So Easyhttp://www.mr-wu.cn/aleego-crack-master/

Cadence Sigrity 2015增加了对DDR4和LPDDR4的仿真支持， 新的 Sigrity 4-Pack并行及分布式计算（Parallel Computing 4-pack）能实现高效的产品创新，满足Sign-off精度要求下，提取PCB互连模型达到3倍加速；更新的电源感知信号完整性 (SI)支持 LPDDR4分析；并能完全按照JEDEC标准来检查LPDDR4.Sigrity System Explorer, 将更新在电源感知信号完整性工具包中，与此同时对于PCB和封装设计和分析者也提供灵活的购买选项。这个Sigrity技术包将可快速精确地提取PCB Sign-off精度的模型来提高设计效率。   Cadence 与 Sigrity 合体   如果说合体后的Cadence Sigrity 16.6 是这样子的   那 Sigrity 2015则是这样子的 Cadence Sigrity 2015 很强大，如何进行下载，安装及**？ Cadence Sigrity 2015 安装包和**包参见之前发布的 Cadence 资源下载合集博文： http://www.mr-wu.cn/cadence-orcad-allegro-resource-downloads/ 1. 先安装Cadence Sigrity 2015主程序 先安装及** Cadence SPB 17.0 参见之前的博文： Cadence OrCAD Allegro 17.0 下载及安装**视频教程 然后接着安装Cadence Sigrity 2015，Sigrity 已经非常容易安装了，一路Next即可。 2. ** 拷贝**文件包SPB17.0 SIGRITY 2015  DFM_CHECKER CRACK\Sigrity2015文件夹下所有内容至 Cadence 的安装目录Cadence\Sigrity2015下，并运行RUN.BAT文件。 进入SPB17.0 SIGRITY 2015  DFM_CHECKER CRACK\LIC_GEN目录下，运行 LicGen.bat 重新算出license.lic文件，然后将license.lic文件拷贝到Cadence安装目录下备用。 运行LicenseServerConfiguration 并指定license.lic 编辑Cadence\LicenseManager\license.dat，把 ”X:\Cadence\LicenseManager\cdslmd.exe“ PORT=3000的引号去掉，这一步很关键，如何会启动失败。X代表的Cadence安装那个分区 运行lmtools，跳转到START/STOP/REREAD页面，点击stop server，然后选择start server，从新读取license并建立服务 OK 原创文章，转载请注明：   转载自   吴川斌的博客   http://www.mr-wu.cn/   本文链接地址:  Cadence Sigrity 2015 下载 安装及**教程 http://www.mr-wu.cn/cadence-sigrity-2015-download-install-crack/

我们在设计电源平面的时候，首先考虑到的基本原则是电源平面和地平面保持较小的介质厚度，可以增大整个平面的电容量，从而保证良好的电源去耦效果。然而对于本身板厚度就很小的叠层设计来说，按这个规则达到了减小耦合距离，增大电容的作用呢？还是需要考量到供电过孔的残桩效应带来的影响呢？这两者， who get the better performance ? 我们通过下面的叠层设计来验证这两个问题？我们采用如下的验证叠层， Stcakup total thickness 为 1.04mm,6 layers, 验证的叠层电气属性分布： SGSSPS vs SGPSSS ，板子尺寸为 15mmx30mm ； 仿真测试的 PCB 为 U1 的供电端为 VRM ， U2 为负载端；仿真结果对比： 可以看出当两个平面相邻时可以获得更低的 Z 参数，更好的去耦功能，两者某个频点的差值为 在 SGPSSS 结构中将 VRM 设置为 0.1ohm电阻 ， sigrity U2 port 的结果 Siwave 的结果： Siwave 仿真的结果比 sigrity 小很多(why？？)，但是两者谐振点的频率位置比较接近。   all right reserved by mark,转载请注明出处,tks!