标签: aps像素

    如前面所述，APS像素阵列中同一列的每一个像素上，都有一个共享的列像素信号输出端Column Output，如图5所示。每一列像素的这个共享输出端，都经过一个列模拟信号通道，处理和放大这一列像素的图像信号。在这个通道中，首先有一个由模拟电压Vb偏置的恒流源，它是本列中每一个像素上源极跟随器Tsf通过选择开关Tsel连接的公共负载。在每一个列通道中还有一个重要的结构，就是相关双取样电路CDS – Correlated Double Sampling。这是一个模拟信号处理电路，它对每个像素光电二极管PD上的电压信号，进行两次取样：第一次取样在PD刚刚被预置到电压Vrst - Vsat之后，当曝光刚刚开始的时刻；第二次取样在曝光完成的时刻。把与这两次相关信号取样的电压差值对应的电压，作为像素的光电信息输出，因此被称为相关双取样电路。     为什么要采用相关双取样电路处理图像信息？首先必须了解CMOS成像器图像的固定图样噪声Fixed Pattern Noise – FPN问题，在CMOS成像器的芯片上，每个像素和每个像素阵列的几何尺寸都必须满足光学系统的要求。在当前，通常像素的尺寸在1.7微米到20微米之间，阵列尺寸在约2mm2到1000mm2数量级之间。在以微米、亚微米尺度构建晶体管的CMOS芯片上，阵列面积的尺寸是相当“巨大”的。由于工艺不均匀的原因，每个APS像素上的有源器件，在如此大的阵列面积上，会有参数的随几何位置不同而有差异。譬如重置晶体管Trst的饱和电压Vsat，在阵列不同位置上像素中的差异，引起光电二极管的重置电压Vrst – Vsat在阵列上的差异。这个差异会产生一个虚假的图形，叠加在真正对应光学图像的信号上。这个虚假的图形仅与阵列制造过程的不均匀有关，在制造过程完成后是不会改变的，与真实光学图像无关，因此被称为固定图样噪声FPN。相关双取样CDS电路的输出，对应于两次取样值的差，即曝光曲线的斜率，而不是一次取样的绝对值，因而消除了重置管Vsat差异而产生的固定图样噪声。 相关双取样CDS功能通常用开关电容放大器电路实现，一种常见的CDS电路结构如图5所示。列输出Column Output的模拟信号分别经过由CKR和CKS信号控制的采样模拟开关，存储在两个保持电容CR和CS上。CKO信号控制另外两个模拟开关，同时把两个电容上的电压，分别连接到差分放大器的正负输入端，使放大器输出与这两个信号的差值相关的电压。相关双取样CDS的工作时序如图5B所示，在像素的曝光过程开始时，当光电二极管PD被Reset控制重置到Vrst - Vsat电压后，开关CKR开启，曝光初始的VPD信号电压被采样保持到电容CR上，形成第一次采样。当曝光结束时，CKS开启，VPD信号电压被采样保持到电容CS上，实现第二次采样。然后CKO同时控制两个开关开启，电压差VCS – VCR = Vout输入到差分放大器输入端。从CDS的工作过程可以看出，输出的模拟信号值是两次采样的差值，而不是光电二极管曝光后的信号绝对值，从而消除了重置开关Trst参数分布的影响。 相关双取样电路CDS改进了固定图样噪声，被认为是CMOS成像器得到发展的关键一步。CMOS成像器的早期开拓者们，曾设想模拟信号处理可以广泛应用到APS像素阵列中去，而相关双取样电路是至今仍被最广泛应用在CMOS成像器设计中的一种模拟信号处理方法。 从列通道输出的图像光电信号，经过列模拟开关依次转换输出。列通道输出依次切换的过程，实现图像信息的水平扫描。图像模拟信号经过一个可变增益的宽带放大器放大，可以经过功率推动直接输出片外，作为模拟图像信号输出，也可以经过模数变换电路，输出数字图像信号。而数字图像信号还可以用各种先进的数字信号处理算法，在数字信号处理器DSP和微机中进行改善、增强、压缩，甚至于图像识别和跟踪等等处理。 下一期话题：高清晰度和高速CMOS成像器   浅谈CMOS成像器连载之一：CMOS成像器是可以用户定制的 浅谈CMOS成像器连载之二：APS像素的原理和结构 浅谈CMOS成像器连载之三：APS像素阵列结构 浅谈CMOS成像器连载之四：像素阵列的曝光 浅谈CMOS成像器连载之五：阵列信息的模拟读出 浅谈CMOS成像器连载之六：高清晰度和高速CMOS成像器 浅谈CMOS成像器连载之七：CMOS成像器的图像信号ADC

上次谈到APS像素是CMOS成像器的关键技术，所以我们首先了解APS像素是如何工作和构成的。最简单也是最基本的APS像素是由三个晶体管和一个光电二极管构成的，因此被称为3T-APS。如图2所示意，（C）为单个像素的电路原理图。其中Trst是重置开关晶体管，由Reset信号控制工作在开关状态；Tsf是一个源极跟随器工作在线性状态，其源极S输出电压跟随着光电二极管PD上的电压变化，其增益略小于1；Tsel是一个选择开关，由信号Select控制，把这个像素的输出电压选择到列输出共享总线Column Output上；还有一个光电二极管PD-Photodiode，用于实现光电转换功能。在大多数情况下，APS像素中所有的晶体管都只采用单一的NMOS管。这是为了避免在本来就有限的像素面积内，为PMOS晶体管而不得不使用占据较大面积的双阱结构。          APS的曝光过程如图2（A）所示意。在一次曝光开始的时候，首先要通过Reset信号开启重置开关Trst，把光电二极管PD反向偏置到Vrst - Vth电压上，Vth为晶体管Trst的饱和电压降。这个反偏的重置电压使光电二极管PN结两侧分别聚集了正电荷 - 空穴和负电荷 - 电子，也就是说PN结电容充电，其电荷量为：   Qrst = CPD * ( Vrst–Vth )   其中CPD为反偏的光电二极管PN结电容。当Trst完成重置而关闭后，PD结点成为悬浮状态。然后当入射光照射这个PN结时，光量子激发PN结上充电的电子 - 空穴对复合，PN结电容上的电荷量随曝光时间的延长，从Qrst值开始下降。因为这时PD结点是悬浮的，所以PN结电容上的电压值也随电荷量的下降而下降：   dVPD = dQPD / CPD。   dQPD及其对应的dVPD的下降速率（斜率）随入射光的强度而不同。在相同的曝光时间内，PD结点电压VPD随着电荷量QPD而降低，由源极跟随器Tsf输出电压Vout，选择信号Select控制开关管Tsel，使Vout电压选择输出到列共享总线Column Output上去，实现了对应于光照强度的模拟电压信号输出的导出。   对应于图2（C）像素电路原理的版图示意于图2（B），图中不包括所有的工艺层和一些辅助的版图结构，尺寸也并未按比例画出。这类结构通常称为L型像素，因为其垂直和水平共享导线被安排在像素上互相垂直的两个相邻边缘内侧。在像素版图的水平方向，有重置Reset和选择 Select两个控制信号；在版图的垂直方向，有像素的列输出（Column Output）共享总线和电源线。在这个版图中所示意的情况中，为了简化结构重置电压Vrst简单地用Vdd电压来替代，并与列共享输出总线Column Output一起布线在金属1层；而水平方向的重置Reset和选择Select信号，被布线在金属2层。版图中光电二极管的面积决定了像素的光电转换效率，光电二极管PD的面积APD与整个像素面积Apixel的比例被称为像素的填充系数Fill Factor （FF）：   FF = APD / Apixel   填充系数Fill Factor - FF是衡量像素性能的重要参数之一。   在入射光照射下，载流子的复合不仅发生PN结的面积上，即APD的N有源区与P-Sub衬底接触的底面积上，同时也发生在二极管的边缘上。因此PD的N有源区周边长度也非常重要，改进PD的形状以增加其边缘长度，也可以提高传感器的光电转换效率。          在图2（B）示意的像素版图上，PD的N有源区延长部分形成了三个NMOS晶体管，从左到右依此为Trst、Tsf和Tsel。金属1通过穿孔连接到有源区的Vdd，由Trst和Tsf两个晶体管共享有源面积连接它们的漏极D。源极跟随器Tsf的源极与选择开关Tsel的漏共享有源区，而Tsel的源极经过垂直的金属1列总线输出到Output。          为了改进CMOS成像器的图像质量，往往增加APS像素的有源器件数。4T-APS可以大幅度提高光电信号的信噪比；5T和6T等多晶体管像素结构可以用于实现全局快门Global Shutter功能和防止图像开花Blooming。但是在特定的像素尺寸下，这些增加的晶体管面积，会挤占光电二极管的面积，从而降低像素的填充系数FF。尤其在微小尺寸如2.2 x 2.2微米以下像素设计中，过低FF将降低传感器的灵敏度和动态范围。所以往往要权衡增加的晶体管为图像质量和功能上带来的改进，与各方面性能要求的满足，甚至3T-APS的结构在某些场合也还是可考虑的。   下一期话题：APS像素阵列结构 浅谈CMOS成像器连载之一：CMOS成像器是可以用户定制的 浅谈CMOS成像器连载之二：APS像素的原理和结构 浅谈CMOS成像器连载之三：APS像素阵列结构 浅谈CMOS成像器连载之四：像素阵列的曝光 浅谈CMOS成像器连载之五：阵列信息的模拟读出 浅谈CMOS成像器连载之六：高清晰度和高速CMOS成像器 浅谈CMOS成像器连载之七：CMOS成像器的图像信号ADC