标签: 加载电路

  7.          CPLD/FPGA 的加载电路 .JTAG/PS/AS 及 CPU 加载电路与时序要求 l   配置管脚 MSEL 选择配置模式， JTAG 模式下会忽略 AS (20M) 00 EPCS PS  01 EPS 或微机 FAS （ 40M ） 10 EPCS JTAG ** 微机 nSTATUS 指示配置开始状态，双向。必须上拉一个 10K 欧的电阻。 1 复位完成，配置开始 0 复位完成前，配置出错，人工置位（输入） CONF_DONE 指示配置完成状态，双向。必须上拉一个 10K 欧的电阻。 1 配置完成，数据接收完成，初始化开始 0 配置完成前， nCONFIG 配置异步使能管脚。 用户模式下， nCONFIG 信号用来初始化重配置。当 nCONFIG 脚被置低后，器件进入复位状态，信号必须至少保持 2us 。当 nCONFIG 又回到高电平状态后，配置重新开始。 * 可以将 nCONFIG 脚接一个 10K 的上拉电阻到 3.3V. nCE ， nCEO nCE 下载链器件配置始能输入，常低。 连接到上一个器件的 nCEO ，下载链的第一个器件 nCE 接地 nCEO 载链期间始能输出 配置完成后，此信号将始能下一个器件开始进行配置。下载链上最后一个器件的 nCEO 悬空 ASDO 串行地址信号， AS 模式使用 ASDO-to-ASDI 路径控制配置器件 nCSO 片选信号， AS 模式通过 nCSO-to-nCS 路径使能配置器件 DCLK 控制时钟， AS 模式下输出时钟， PS 模式下输入时钟 DATA0 串行数据信号，接到配置芯片的 DATA ，接收数据 ATA0,DCLK,NCSO,ASDO  脚上都有微弱的上拉电阻，且一直有效。在配置完成后，这些脚都会变成输入三态，并被内部微弱的上拉电阻将电平置为高电平 INIT_DONE 从低到高的跳变指示 FPGA 已经进入了用户模式。在 QuartusII 里面可以通过使能 Enable INIT_DONE 输出选项使能这个脚。   l   AS 模式加载电路： FPGA 的配置过程包括以下几方面：复位，程序加载，初始化，最后进入用户模式，运行下载之后的代码。   l   PS 模式加载电路 此模式下必须将 nCONFIG 由低拉高才能结束重起而进入到配置阶段。 FPGA 通过 DATAO 管脚接收数据，使用 DCLK 管脚接收时钟信号。数据在 DCLK 的上升沿存入 FPGA 。 DCLK 没有最大周期限制，也就是说通过 DCLK 信号，用户可以暂停配置过程。其他过程与 AS 一样。 一个 PS 配置必须满足建立和保持时间参数以及最大化时钟频率。当使用一个微处理器 或其它智能主机控制 PS 接口时，确保满足这些时序的要求 配置时序参数查具体 DATASHEET 。   l   JTAG 模式 在 JTAG 模式下使用 TCK 、 TDO 、 TMS 和 TDI 这四个信号来进行器件的配置。在 TCK 管脚上 FPGA 内部有微弱的下拉电阻， TCK 和 TDI 上有微弱的上拉电阻。在 JTAG 配置阶段，所有的 I/O 都处于三态。表列出了这些管脚的功能    TDI   数据输入 TCK 上升沿输入  TDO   数据输出  TCK 的下降沿输出  TMS   模式选择  TCK   时钟输入