tag 标签: 触发器

相关帖子
相关博文
  • 热度 1
    2016-1-25 12:08
    1463 次阅读|
    1 个评论
    ( 1 )门电路   门电路可以看成是数字逻辑电路中最简单的元件。目前有大量集成化产品可供选用。   最基本的门电路有 3 种:非门、与门和或门。非门就是反相器,它把输入的 0 信号变成 1 , 1 变成 0 。这种逻辑功能叫“非”,如果输入是 A ,输出写成 P=A 。与门有 2 个以上输入,它的功能是当输入都是 1 时,输出才是 1 。这种功能也叫逻辑乘,如果输入是 A 、 B ,输出写成 P=A·B 。或门也有 2 个以上输入,它的功能是输入有一个 1 时,输出就是 1 。这种功能也叫逻辑加,输出就写成 P=A + B 。   把这三种基本门电路组合起来可以得到各种复合门电路,如与门加非门成与非门,或门加非门成或非门。图 1 是它们的图形符号和真值表。此外还有与或非门、异或门等等。     数字集成电路有 TTL 、 HTL 、 CMOS 等多种,所用的电源电压和极性也不同,但只要它们有相同的逻辑功能,就用相同的逻辑符号。而且一般都规定高电平为 1 、低电平为 0 。   ( 2 )触发器   触发器实际上就是脉冲电路中的双稳电路,它的电路和功能都比门电路复杂,它也可看成是数字逻辑电路中的元件。目前也已有集成化产品可供选用。常用的触发器有 D 触发器和 J—K 触发器。   D 触发器有一个输入端 D 和一个时钟信号输入端 CP ,为了区别在 CP 端加有箭头。它有两个输出端,一个是 Q 一个是 Q ,加有小圈的输出端是 Q 端。另外它还有两个预置端 R D 和 S D ,平时正常工作时要 R D 和 S D 端都加高电平 1 ,如果使 R D =0 ( S D 仍为 1 ),则触发器被置成 Q=0 ;如果使 S D =0 ( R D =1 ),则被置成 Q=1 。因此 R D 端称为置 0 端, S D 端称为置 1 端。 D 触发器的逻辑符号见图 2 ,图中 Q 、 D 、 SD 端画在同一侧; Q 、R D 画在另一侧。 R D 和 S D 都带小圆圈,表示要加上低电平才有效。     D 触发器是受 CP 和 D 端双重控制的, CP 加高电平 1 时,它的输出和 D 的状态相同。如 D=0 , CP 来到后, Q=0 ;如 D=1 , CP 来到后, Q=1 。 CP 脉冲起控制开门作用,如果 CP=0 ,则不管 D 是什么状态,触发器都维持原来状态不变。这样的逻辑功能画成表格就称为功能表或特性表,见图 2 。表中 Q n+1 表示加上触发信号后变成的状态, Qn 是原来的状态。“ X ”表示是 0 或 1 的任意状态。   有的 D 触发器有几个 D 输入端: D 1 、 D 2 … 它们之间是逻辑与的关系,也就是只有当 D 1 、 D 2 … 都是 1 时,输出端 Q 才是 1 。   另一种性能更完善的触发器叫 J - K 触发器。它有两个输入端: J 端和 K 端,一个 CP 端,两个预置端: R D 端和 S D 端,以及两个输出端: Q 和 Q 端。它的逻辑符号见图 3 。 J - K 触发器是在 CP 脉冲的下阵沿触发翻转的,所以在 CP 端画一个小圆圈以示区别。图中, J 、 S D 、 Q 画在同一侧, K 、 R D 、 Q 画在另一侧。     J - K 触发器的逻辑功能见图 3 。有 CP 脉冲时(即 CP=1 ): J 、 K 都为 0 ,触发器状态不变; Q n + 1 =Qn , J = 0 、 K=1 ,触发器被置 0 : Q n + 1 =0 ; J=1 、 K=0 , Q n+1 =1 ; J=1 、 K=1 ,触发器翻转一下: Q n + 1 =Qn 。如果不加时钟脉冲,即 CP=0 时,不管 J 、 K 端是什么状态,触发器都维持原来状态不变: Q n + 1 =Qn 。有的 J—K 触发器同时有好几个 J 端和 K 端, J 1 、 J 2 … 和 K 1 、 K 2 … 之间都是逻辑与的关系。有的 J - K 触发器是在 CP 的上升沿触发翻转的,这时它的逻辑符号图的 CP 端就不带小圆圈。也有的时候为了使图更简洁,常常把 RD 和 S D 端省略不画   编码器和译码器   能够把数字、字母变换成二进制数码的电路称为编码器。反过来能把二进制数码还原成数字、字母的电路就称为译码器。   ( 1 )编码器   图 4 ( a )是一个能把十进制数变成二进制码的编码器。一个十进制数被表示成二进制码必须 4 位,常用的码是使从低到高的每一位二进制码相当于十进制数的 1 、 2 、 4 、 8 ,这种码称为 8 - 4 - 2 - 1 码或简称 BCD 码。所以这种编码器就称为“ 10 线 -4 线编码器”或“ DEC / BCD 编码器”。       从图看到,它是由与非门组成的。有 10 个输入端,用按键控制,平时按键悬空相当于接高电平 1 。它有 4 个输出端 ABCD ,输出 8421 码。如果按下“ 1 ”键,与“ 1 ”键对应的线被接地,等于输入低电平 0 、于是门 D 输出为 1 ,整个输出成 0001 。   如按下“ 7 ”键,则 B 门、 C 门、 D 门输出为 1 ,整个输出成 0111 。如果把这些电路都做在一个集成片内,便得到集成化的 10 线 4 线编码器,它的逻辑符号见图 4 ( b )。左侧有 10 个输入端,带小圆圈表示要用低电平,右侧有 4 个输出端,从上到下按从低到高排列。使用时可以直接选用。   ( 2 )译码器   要把二进制码还原成十进制数就要用译码器。它也是由门电路组成的,现在也有集成化产品供选用。图 5 是一个 4 线 —10 线译码器。它的左侧为 4 个二进制码的输入端,右侧有 10 个输出端,从上到下按 0 、 1 、 …9 排列表示 10 个十进制数。输出端带小圆圈表示低电平有效。平时 10 个输出端都是高电平 1 ,如输入为 1001 码,输出“ 9 ”端为低电平 0 ,其余 9 根线仍为高电平 1 ,这表示“ 9 ”线被译中。     如果要想把十进制数显示出来,就要使用数码管。现以共阳极发光二极管( LED )七段数码显示管为例,见图 6 。它有七段发光二极管,如每段都接低电平 0 ,七段都被点亮,显示出数字“ 8 ”;如 b 、 c 段接低电平 0 ,其余都接 1 ,显示的是“ 1 ”。可见要把十进制数用七段显示管显示出来还要经过一次译码。如果使用“ 4 线 —7 线译码器”和显示管配合使用,就很简单,输入二进制码可直接显示十进制数,见图 6 。译码器左侧有 4 个二进制码的输入端,右侧有 7 个输出可直接和数码管相连。左上侧另有一个灭灯控制端 I B ,正常工作时应加高电平 1 ,如不需要这位数字显示就在 I B 上加低电平 0 ,就可使这位数字熄灭。     寄存器和移位寄存器   ( 1 )寄存器   能够把二进制数码存贮起来的的部件叫数码寄存器,简称寄存器。图 7 是用 4 个 D 触发器组成的寄存器,它能存贮 4 位二进制数。 4 个 CP 端连在一起作为控制端,只有 CP=1 时它才接收和存贮数码。 4 个 R D 端连在一起成为整个寄存器的清零端。如果要存贮二进制码 1001 ,只要把它们分别加到触发器 D 端,当 CP 来到后 4 个触发器从高到低分别被置成 1 、 0 、 0 、 1 ,并一直保持到下一次输入数据之前。要想取出这串数码可以从触发器的 Q 端取出。     ( 2 )移位寄存器   有移位功能的寄存器叫移位寄存器,它可以是左移的、右移的,也可是双向移位的。   图 8 是一个能把数码逐位左移的寄存器。它和一般寄存器不同的是:数码是逐位串行输入并加在最低位的 D 端,然后把低位的 Q 端连到高一位的 D 端。这时 CP 称为移位脉冲。     先从 R D 端送低电平清零,使寄存器成 0000 状态。假定要输入的数码是 1001 ,输入的次序是先高后低逐位输入。第 1 个 CP 后, 1 被打入第 1 个触发器,寄存器成 0001 ;第 2 个 CP 后, Qo 的 1 被移入 Q 1 ,新的 0 打入 D 1 ,成为 0010 ;第 3 个 CP 后,成为 0100 ;第 4 个 CP 后,成为 1001 。   可见经过 4 个 CP ,寄存器就寄存了 4 位二进制码 1001 。目前已有品种繁多的集成化寄存器供选用。   计数器和分频器   ( 1 )计数器   能对脉冲进行计数的部件叫计数器。计数器品种繁多,有作累加计数的称为加法计数器,有作递减计数的称为减法计数器;按触发器翻转来分又有同步计数器和异步计数器;按数制来分又有二进制计数器、十进制计数器和其它进位制的计数器等等。   现举一个最简单的加法计数器为例,见图 9 。它是一个 16 进制计数器,最大计数值是 1111 ,相当于十进制数 15 。需要计数的脉冲加到最低位触发器的 CP 端上,所有的 J 、 K 端都接高电平 1 ,各触发器 Q 端接到相邻高一位触发器的 CP 端上。 J—K 触发器的特性表告诉我们:当 J=1 、 K=1 时来一个 CP ,触发器便翻转一次。在全部清零后, ① 第 1 个 CP 后沿,触发器 C0 翻转成 Q0=1 ,其余 3 个触发器仍保持 0 态,整个计数器的状态是 0001 。 ② 第 2 个 CP 后沿,触发器 C0 又翻转成“ Q0=0 , C1 翻转成 Q1=1 ,计数器成 0010 。 …… 到第 15 个 CP 后沿,计数器成 1111 。可见这个计数器确实能对 CP 脉冲计数。     2 )分频器   计数器的第一个触发器是每隔 2 个 CP 送出一个进位脉冲,所以每个触发器就是一个 2 分频的分频器, 16 进制计数器就是一个 16 分频的分频器。   为了提高电子钟表的精确度,普遍采用的方法是用晶体振荡器产生 32768 赫标准信号脉冲,经过 15 级 2 分频处理得到 1 赫的秒信号。因为晶体振荡器的准确度和稳定度很高,所以得到的秒脉冲信号也是精确可靠的。把它们做到一个集成片上便是电子手表专用集成电路产品,见图 10 。     数字逻辑电路读图要点和举例   数字逻辑电路的读图步骤和其它电路是相同的,只是在进行电路分析时处处要用逻辑分析的方法。读图时要: ① 先大致了解电路的用途和性能。 ② 找出输入端、输出端和关键部件,区分开各种信号并弄清信号的流向。 ③ 逐级分析输出与输入的逻辑关系,了解各部分的逻辑功能。 ④ 最后统观全局得出分析结果。   例 1 三路抢答器   图 11 是智力竞赛用的三路抢答器电路。裁判按下开关 SA4 ,触发器全部被置零,进入准备状态。这时 Q1 ~ Q3 均为 1 ,抢答灯不亮;门 1 和门 2 输出为 0 ,门 3 和门 4 组成的音频振荡器不振荡,扬声器无声。     竞赛开始,假定 1 号台抢先按下 SA1 ,触发器 C1 翻转成 Q1=1 、 Q1=0 。于是: ① 门 2 输出为 1 ,振荡器振荡,扬声器发声; ②HL1 灯点亮; ③ 门 1 输出为 1 ,这时 2 号、 3 号台再按开关也不起作用。裁判宣布竞赛结果后,再按一下 SA4 ,电路又进入准备状态。   例 2 彩灯追逐电路   图 12 是 4 位移位寄存器控制的彩灯电路。开始时按下 SA ,触发器 C1 ~ C4 被置成 1000 ,彩灯 HL1 被点亮。 CP 脉冲来到后,寄存器移 1 位,触发器 C1 ~ C4 成 0100 ,彩灯 HL2 点亮。第 2 个 CP 脉冲点亮 HL3 ,第 3 个点亮 HL4 ,第 4 个 CP 又把触发器 C1 ~ C4 置成 1000 ,又点亮 HL1 。如此循环往复,彩灯不停闪烁。只要增加触发器可使灯数增加,改变 CP 的频率可变化速度。    
  • 2015-11-4 10:23
    320 次阅读|
    0 个评论
    相信很多初接触RS触发器的朋友都遇到过这样的问题。已知输出与输入的关系,但根据关系来看,得出的两个输出关系却是互相矛盾的,数值来自于资料,存在错误的可能性不大,那么这究竟是怎么一回事呢?小编就讲在本文中为大家解答这个问题。 为什么RS触发器的R=0、S=1、Qn=1、Qn+1和Qn+1非都为1?如果按照如上所说,那么次态的两个输出似乎会是相反的,这是怎么回事呢? 要想进行分析,首先要对RS触发器的逻辑方程说起。根据前提条件中给出几个数值,可以得到四种输出与输入的关系:当R端有效(0),S端无效时(1),则Q=0,Q非=1,触发器置0:2。当R端无效(1)、S端有效时(0),则Q=1,Q非=0,触发器置1。RS触发器如上所述,当触发器的两个输入端加入不同逻辑电平时,它的两个输出端Q和Q非有两种互补的稳定状态。 一般规定触发器Q端的状态作为触发器的状态。通常称触发器处于某种状态,实际是指它的Q端的状态。Q=1、Q非=0时,称触发器处于1态,反之触发器处于0态。S=0,R=1使触发器置1,或称置位。因置位的决定条件是S=0,故称S端为置1端。R=0,S=1时,使触发器置0,或称复位。同理,称R端为置0端或复位端。若触发器原来为1态,欲使之变为0态,必须令R端的电平由1变0,S端的电平由0变1。这里所加的输入信号(低电平)称为触发信号,由它们导致的转换过程称为翻转。由于这里的触发信号是电平,因此这种触发器称为电平控制触发器。 从功能方面看,它只能在S和R的作用下置0和置1,所以又称为置0置1触发器,或称为置位复位触发器。由于置0或置1都是触发信号低电平有效,因此,S端和R端都画有小圆圈。当RS端均无效时,触发器状态保持不变。触发器保持状态时,输入端都加非有效电平(高电平),需要触发翻转时,要求在某一输入端加一负脉冲,例如在S端加负脉冲使触发器置1,该脉冲信号回到高电平后,触发器仍维持1状态不变,相当于把S端某一时刻的电平信号存储起来,这体现了触发器具有记忆功能。 当RS端均有效时,触发器状态不确定。在此条件下,两个与非门的输出端Q和Q非全为1,在两个输入信号都同时撤去(回到1)后,由于两个与非门的延迟时间无法确定,触发器的状态不能确定是1还是0,因此称这种情况为不定状态,这种情况应当避免。从另外一个角度来说,正因为R端和S端完成置0、置1都是低电平有效,所以二者不能同时为0。此外,还可以用或非门的输入、输出端交叉连接构成置0、置1触发器。这种触发器的触发信号是高电平有效,因此在逻辑符号的S端和R端没有小圆圈。 本文主要对在接触RS触发器初期的一个常见疑惑进行了解答。对RS触发器不了解的人来说,很容易混淆输出与输入的关系,从而造成自相矛盾的情况。希望大家在阅读过本篇文章之后能够理清RS触发器的输出与输出的关系,活学活用文中的知识。 AO-Electronics 傲壹电子 官网: www.aoelectronics.com 中文网:www.aoelectronics.cn
  • 2015-8-13 14:56
    241 次阅读|
    0 个评论
    高端设计工具为少有甚是没有硬件设计技术的工程师和科学家提供现场可编程门阵列(FPGA)。无论你使用图形化设计程序,ANSI C语言还是VHDL语言,如此复杂的合成工艺会不禁让人去想FPGA真实的运作情况。在这个芯片中的程序在这些可设置硅片间到底是如何工作的。本文会使非数字化设计人员明白FPGA(现场可编程门阵列)的基础知识及其工作原理。此信息在使用高端设计工具时同样十分有用,希望可以为理解这一特别技术提供一些线索。 1. FPGA-现场可编程门阵列 每一块FPGA芯片都是由有限多个带有可编程连接的预定义源组成来实现一种可重构数字电路。 图1.FPGA不同构成 FPGA芯片说明书中,包含了可编程逻辑模块的数量、固定功能逻辑模块(如乘法器)的数目及存储器资源(如嵌入式RAM)的大小。FPGA芯片中还有很多其它的部分,但是以上指标通常是为特定应用选择和比较FPGA时,最重要的参考指标。 在最底层,可配置逻辑模块(如片或逻辑单元)有着两种最基本的部件:触发器和查找表(LUT)。这很重要,因为各种FPGA家族之所以各不相同,就是因为触发器和查找表组合的方式不同。例如,Virtex-II 系列的FPGA ,它的片具有两个查找表和两个触发器,而Virtex-5 FPGA的片具有4个查找表和4个触发器。查找表本身的结构也可能各不相同(4输入或6输入)。关于查找表工作原理的更多信息将在后面的章节中给出。 表1中列出了在NI LabVIEW FPGA硬件目标中使用的FPGA的指标。逻辑门的数量是一种将FPGA芯片与ASIC技术进行比较的传统方法,但是它并不能真实地表述FPGA内部的独立单元的数量。这就是Xilinx公司没有在新型Virtex-5系列中指定逻辑门数量的原因之一。 表1.不同系列FPGA源规格 为了更好地理解这些规格的意义,将编码考虑为合成的数字电路模式。对任何一段合成代码,或图形化或文本形式,都有相应的电路图反映逻辑组件该如何连线。通过一段简单布尔逻辑电路了解下相应的示意图。图2表示的是传递5个布尔信号并且可图形化计算所得的二进制值的功能组。 图2.载入5个信号的简单布尔逻辑 在通常情况下(LabVIEW SCTL—单周期定时环路外),图2所示相应电路图同图3所示相近。 图3.为图2中布尔逻辑的相应电路图 虽然很难明白,但是实际上这里创建了两个并行分支的电路。最上面的5条黑线被反馈到第一个分支,它在每个布尔操作间添加了触发器。最下面的5条黑线构成了第二个逻辑链。其中一支路在每步操作之间增加了同步寄存器,另一条逻辑链是确保执行数据流的。本电路图正常工作时总共需要12个触发器和12个查找表。上端分支和每个元件将在以后章节分析。 【分页导航】 第1页: FPGA-现场可编程门阵列 第2页: 触发器、查找表 第3页: SCTL 第4页: 乘数器和DSP片 第5页: 块随机存取存储器(RAM) 2. 触发器 图4.触发器符号 触发器是二进制移位寄存器,用于同步逻辑以及保存时钟(脉冲)周期内的逻辑状态。在每个时间(脉冲)边沿,触发器在输入时锁定1(真)或0(假)值并且保存此值直到下次时钟(脉冲)边沿。在正常情况下,LabVIEW FPGA在每次操作之间都设置一个触发器,以保证有足够的时间来执行每步操作。对此律的例外只发生在SCTL结构中写代码的情况。在这个特殊的环路结构中,触发器只放置在闭环迭代的始末段,并且由编程者考虑定时因素来决定如何放置。对SCTL内代码如何同步的更多内容将在以后章节中讨论。图5表示的是图3的上端分支,触发器由红色高亮表示。 图5.绘制由红色高亮表示出触发器的电路图 3. 查找表 图6.双四输入查找表 图6所示示意图中的其他逻辑电路通过使用少量查找表形式的随机存取存储器实现。我们可以简单地假定FPGA中系统门的数量可参考与非门(NAND)以及或非门(NOR)的数量,但实际上,所有的组合逻辑(与门、或门、与非门、异或门等)都是通过查找表存储器中的真值表来实现。真值表是输出对应于每个输入值组合的预定义表(现在卡诺图的重要性在你的头脑中可能会慢慢淡化)。以下是对数字逻辑电路课程的快速回顾:比如,图7是布尔逻辑与门操作过程。 这是对数字逻辑课程的快速回顾: 例如,图7中显示了布尔型AND操作。 图7.布尔型AND操作 表2.布尔与门操作的真值表 你可以认为输入值是所有输出值的数字索引,如表3所示。 表3.布尔与门擦操作的真值查找表实现 Virtex-II和Spartan-3系列FPGA芯片有着4输入查找表来实现真正的4输入信号的16种组合。图8就是一个四输入电路实现的例子。 图8.输入布尔逻辑的四信号电路 表4所示为使用双四输入查找表实现的相应的真值表。 表4.图8中所示相应真值表 Virtex-5系列的FPGA使用双六输入查找表,可以通过6个不同输入信号的64种组合来实现真值表。因为触发器之间的组合逻辑十分复杂,所以在LabVIEW FPGA中使用SCTL也越来越重要。下一节将讲述SCTL如何优化利用LabVIEW中的FPGA源。 【分页导航】 第1页: FPGA-现场可编程门阵列 第2页: 触发器、查找表 第3页: SCTL 第4页: 乘数器和DSP片 第5页: 块随机存取存储器(RAM) 4. SCTL 上几节中使用的代码例子假定代码是设置在SCTL外部,并为保证执行同步数据量也同步了附加电路。SCTL是LabVIEW FPGA中一个特殊结构,生成一个更为优化的电路图,以期望达到在一个时钟(脉冲)周期内执行完所有逻辑电路分支。例如,若设置SCTL在40MHZ运行,则所有逻辑电路分支将在25ns内执行完毕。 如果在SCTL中设置前例中同样的布尔逻辑电路(如图9所示),则生成如图10所示的相应电路示意图。 图9.附有STCL的简单布尔逻辑 图10.图9所示布尔逻辑相应的电路图 很明显,这种实现方法简单多了。在Virtex-II或Spartan-3系列FPGA中,触发器间的逻辑需要至少2个4输入查找表,如图11所示。 图11.图10中电路图的双四输入查找表实现 由于Virtex-5系列FPGA有着6输入的查找表,用户可以在一个查找表中实现相同数量的逻辑,如图12所示。 图12.图10中双六输入查找表实 本例中使用的SCTL(如图9所示)设置在40MHZ下运行,这意味着在任意触发器之间逻辑电路必须在25ns内完成执行。电子在电路中传播的速度决定了代码执行的最大速度。关键路线是有最长传播延迟的逻辑电路分支,它决定了该部分电路中理论最大时钟速率。Virtex-5 FPGA上的双六输入查找表不仅减少实现给定逻辑电路所需要的查找表总数,而且减少电子通过逻辑电路的传播延迟(时间)。Virtex-5系列FPGA中的6输入查找表不仅可以减少实现特定逻辑而需要的查找表的数量,而且可以降低逻辑中电流的传输延时。这意味着,您可简单地通过选择一个基于Virtex-5的硬件指标设置相同的SCTL,追求更快的时间速度。 【分页导航】 第1页: FPGA-现场可编程门阵列 第2页: 触发器、查找表 第3页: SCTL 第4页: 乘数器和DSP片 第5页: 块随机存取存储器(RAM) 5. 乘数器和DSP片 图13.乘数器功能 看起来简单的两数相乘运算在数字电路中实现起来是十分复杂的,也是极为消耗资源的。为提供相关参考,图14所示是一种使用组合逻辑电路实现4×4字节乘数器的示意图。 图14.两个4字节输入相乘的电路图 试想两个32字节的数字相乘要通过2000多步操作才能得到结果。因此,FPGA预设了乘数器电路,在数学和信号处理应用中保存对查找表和触发器使用。Virtex-II和Spartan-3 FPGA拥有18×18bit乘法器,所以两个32字节数字相乘的运算需要三个乘法器来实现。许多信号处理算法都包括连乘运算结果的功能,因此Virtex-5等高性能FPGA都预设被称为DSP片的乘数器累加电路.这些预设处理组件,也被称为DSP48片,包括25×18bit乘数器以及加法器电路,尽管您可单独使用乘数器功能。表5所示为不同FPGA系列DSP决策。 表5.不同FPGA的DSP源 【分页导航】 第1页: FPGA-现场可编程门阵列 第2页: 触发器、查找表 第3页: SCTL 第4页: 乘数器和DSP片 第5页: 块随机存取存储器(RAM) 6. 块随机存取存储器(RAM) 选择FPGA时,记忆源是另一个需要考虑的关键因素。嵌入FPGA芯片中的用户自定义随机存取存储器(RAM),对储存数据设置或平行环路之间传送数值很有帮助。基于FPGA系列,您可在16或36kb组件中设置板载RAM,或者使用触发器以数组来执行数据设置;然而,对于FPGA逻辑源来说,大型数组很快就变得十分“奢侈”。由100个32字节元素数组可消耗Virtex-II 1000 FPGA中超过30%的触发器,或者占用少于1%的嵌入式块RAM。DSP算法通常需要追踪整个数据块或是复杂等式的系数,而在没有板载存储器情况下,许多处理功能在FPGA芯片的硬件逻辑电路中都不适用。图16所示为使用块RAM读写存储器的图形化功能。 图15.用于读写存储器的块RAM函数 同样,你也可以使用内存块,将一段完整周期存储为数值和索引的顺序表,为板载信号发生器存储周期性波形数据。输出信号的最终频率由检索数值的速度决定,这样您就可用此方法动态改变输出频率,而不需要输入波形中的急剧变化。 图17.用于先进先出缓冲器的块RAM功能 FPGA固有的并行执行要求逻辑电路独立元件可在不用时间脉冲下驱动。在不同运行速度下的逻辑电路之间传递数据是很棘手的。使用先进先出(FIFO)缓冲器时,板载存储器可用来是传输更加平稳。如图16所示,用户可以将FIFO缓冲器配置成不同大小以确保数据在FPGA芯片的非同步部件间不会丢失。表6所示为嵌入不同FPGA系列的用户可设置快RAM。 表6.不同FPGA的记忆源 7. 总结 随着高端技术的发展以及新概念的深入概括,FPGA技术地采用将不断增加。然而探究FPGA其中奥秘,感叹这硅片中在方框图间汇编出的变化,也是十分重要的。在发展阶段,如果您懂得如何利用和优化资源,比较和选择触发器、查找表、乘数器和块RAM等硬件指标是十分有帮助的。 这些基本的功能块并不是包含所有资源的完整清单,而且这篇白皮书并没有包含对所有FPGA部件的讨论。 【分页导航】 第1页: FPGA-现场可编程门阵列 第2页: 触发器、查找表 第3页: SCTL 第4页: 乘数器和DSP片 第5页: 块随机存取存储器(RAM)
  • 2015-3-14 22:10
    212 次阅读|
    0 个评论
    高端设计工具为少有甚是没有硬件设计技术的工程师和科学家提供现场可编程门阵列(FPGA)。无论你使用图形化设计程序,ANSI C语言还是VHDL语言,如此复杂的合成工艺会不禁让人去想FPGA真实的运作情况。在这个芯片中的程序在这些可设置硅片间到底是如何工作的。本文会使非数字化设计人员明白FPGA(现场可编程门阵列)的基础知识及其工作原理。此信息在使用高端设计工具时同样十分有用,希望可以为理解这一特别技术提供一些线索。 1. FPGA-现场可编程门阵列 每一块FPGA芯片都是由有限多个带有可编程连接的预定义源组成来实现一种可重构数字电路。 图1.FPGA不同构成 FPGA芯片说明书中,包含了可编程逻辑模块的数量、固定功能逻辑模块(如乘法器)的数目及存储器资源(如嵌入式RAM)的大小。FPGA芯片中还有很多其它的部分,但是以上指标通常是为特定应用选择和比较FPGA时,最重要的参考指标。 在最底层,可配置逻辑模块(如片或逻辑单元)有着两种最基本的部件:触发器和查找表(LUT)。这很重要,因为各种FPGA家族之所以各不相同,就是因为触发器和查找表组合的方式不同。例如,Virtex-II 系列的FPGA ,它的片具有两个查找表和两个触发器,而Virtex-5 FPGA的片具有4个查找表和4个触发器。查找表本身的结构也可能各不相同(4输入或6输入)。关于查找表工作原理的更多信息将在后面的章节中给出。 表1中列出了在NI LabVIEW FPGA硬件目标中使用的FPGA的指标。逻辑门的数量是一种将FPGA芯片与ASIC技术进行比较的传统方法,但是它并不能真实地表述FPGA内部的独立单元的数量。这就是Xilinx公司没有在新型Virtex-5系列中指定逻辑门数量的原因之一。 表1.不同系列FPGA源规格 为了更好地理解这些规格的意义,将编码考虑为合成的数字电路模式。对任何一段合成代码,或图形化或文本形式,都有相应的电路图反映逻辑组件该如何连线。通过一段简单布尔逻辑电路了解下相应的示意图。图2表示的是传递5个布尔信号并且可图形化计算所得的二进制值的功能组。 图2.载入5个信号的简单布尔逻辑 在通常情况下(LabVIEW SCTL—单周期定时环路外),图2所示相应电路图同图3所示相近。 图3.为图2中布尔逻辑的相应电路图 虽然很难明白,但是实际上这里创建了两个并行分支的电路。最上面的5条黑线被反馈到第一个分支,它在每个布尔操作间添加了触发器。最下面的5条黑线构成了第二个逻辑链。其中一支路在每步操作之间增加了同步寄存器,另一条逻辑链是确保执行数据流的。本电路图正常工作时总共需要12个触发器和12个查找表。上端分支和每个元件将在以后章节分析。 【分页导航】 第1页: FPGA-现场可编程门阵列 第2页: 触发器、查找表 第3页: SCTL 第4页: 乘数器和DSP片 第5页: 块随机存取存储器(RAM) 2. 触发器 图4.触发器符号 触发器是二进制移位寄存器,用于同步逻辑以及保存时钟(脉冲)周期内的逻辑状态。在每个时间(脉冲)边沿,触发器在输入时锁定1(真)或0(假)值并且保存此值直到下次时钟(脉冲)边沿。在正常情况下,LabVIEW FPGA在每次操作之间都设置一个触发器,以保证有足够的时间来执行每步操作。对此律的例外只发生在SCTL结构中写代码的情况。在这个特殊的环路结构中,触发器只放置在闭环迭代的始末段,并且由编程者考虑定时因素来决定如何放置。对SCTL内代码如何同步的更多内容将在以后章节中讨论。图5表示的是图3的上端分支,触发器由红色高亮表示。 图5.绘制由红色高亮表示出触发器的电路图 3. 查找表 图6.双四输入查找表 图6所示示意图中的其他逻辑电路通过使用少量查找表形式的随机存取存储器实现。我们可以简单地假定FPGA中系统门的数量可参考与非门(NAND)以及或非门(NOR)的数量,但实际上,所有的组合逻辑(与门、或门、与非门、异或门等)都是通过查找表存储器中的真值表来实现。真值表是输出对应于每个输入值组合的预定义表(现在卡诺图的重要性在你的头脑中可能会慢慢淡化)。以下是对数字逻辑电路课程的快速回顾:比如,图7是布尔逻辑与门操作过程。 这是对数字逻辑课程的快速回顾: 例如,图7中显示了布尔型AND操作。 图7.布尔型AND操作 表2.布尔与门操作的真值表 你可以认为输入值是所有输出值的数字索引,如表3所示。 表3.布尔与门擦操作的真值查找表实现 Virtex-II和Spartan-3系列FPGA芯片有着4输入查找表来实现真正的4输入信号的16种组合。图8就是一个四输入电路实现的例子。 图8.输入布尔逻辑的四信号电路 表4所示为使用双四输入查找表实现的相应的真值表。 表4.图8中所示相应真值表 Virtex-5系列的FPGA使用双六输入查找表,可以通过6个不同输入信号的64种组合来实现真值表。因为触发器之间的组合逻辑十分复杂,所以在LabVIEW FPGA中使用SCTL也越来越重要。下一节将讲述SCTL如何优化利用LabVIEW中的FPGA源。 【分页导航】 第1页: FPGA-现场可编程门阵列 第2页: 触发器、查找表 第3页: SCTL 第4页: 乘数器和DSP片 第5页: 块随机存取存储器(RAM) 4. SCTL 上几节中使用的代码例子假定代码是设置在SCTL外部,并为保证执行同步数据量也同步了附加电路。SCTL是LabVIEW FPGA中一个特殊结构,生成一个更为优化的电路图,以期望达到在一个时钟(脉冲)周期内执行完所有逻辑电路分支。例如,若设置SCTL在40MHZ运行,则所有逻辑电路分支将在25ns内执行完毕。 如果在SCTL中设置前例中同样的布尔逻辑电路(如图9所示),则生成如图10所示的相应电路示意图。 图9.附有STCL的简单布尔逻辑 图10.图9所示布尔逻辑相应的电路图 很明显,这种实现方法简单多了。在Virtex-II或Spartan-3系列FPGA中,触发器间的逻辑需要至少2个4输入查找表,如图11所示。 图11.图10中电路图的双四输入查找表实现 由于Virtex-5系列FPGA有着6输入的查找表,用户可以在一个查找表中实现相同数量的逻辑,如图12所示。 图12.图10中双六输入查找表实 本例中使用的SCTL(如图9所示)设置在40MHZ下运行,这意味着在任意触发器之间逻辑电路必须在25ns内完成执行。电子在电路中传播的速度决定了代码执行的最大速度。关键路线是有最长传播延迟的逻辑电路分支,它决定了该部分电路中理论最大时钟速率。Virtex-5 FPGA上的双六输入查找表不仅减少实现给定逻辑电路所需要的查找表总数,而且减少电子通过逻辑电路的传播延迟(时间)。Virtex-5系列FPGA中的6输入查找表不仅可以减少实现特定逻辑而需要的查找表的数量,而且可以降低逻辑中电流的传输延时。这意味着,您可简单地通过选择一个基于Virtex-5的硬件指标设置相同的SCTL,追求更快的时间速度。 【分页导航】 第1页: FPGA-现场可编程门阵列 第2页: 触发器、查找表 第3页: SCTL 第4页: 乘数器和DSP片 第5页: 块随机存取存储器(RAM) 5. 乘数器和DSP片 图13.乘数器功能 看起来简单的两数相乘运算在数字电路中实现起来是十分复杂的,也是极为消耗资源的。为提供相关参考,图14所示是一种使用组合逻辑电路实现4×4字节乘数器的示意图。 图14.两个4字节输入相乘的电路图 试想两个32字节的数字相乘要通过2000多步操作才能得到结果。因此,FPGA预设了乘数器电路,在数学和信号处理应用中保存对查找表和触发器使用。Virtex-II和Spartan-3 FPGA拥有18×18bit乘法器,所以两个32字节数字相乘的运算需要三个乘法器来实现。许多信号处理算法都包括连乘运算结果的功能,因此Virtex-5等高性能FPGA都预设被称为DSP片的乘数器累加电路.这些预设处理组件,也被称为DSP48片,包括25×18bit乘数器以及加法器电路,尽管您可单独使用乘数器功能。表5所示为不同FPGA系列DSP决策。 表5.不同FPGA的DSP源 【分页导航】 第1页: FPGA-现场可编程门阵列 第2页: 触发器、查找表 第3页: SCTL 第4页: 乘数器和DSP片 第5页: 块随机存取存储器(RAM) 6. 块随机存取存储器(RAM) 选择FPGA时,记忆源是另一个需要考虑的关键因素。嵌入FPGA芯片中的用户自定义随机存取存储器(RAM),对储存数据设置或平行环路之间传送数值很有帮助。基于FPGA系列,您可在16或36kb组件中设置板载RAM,或者使用触发器以数组来执行数据设置;然而,对于FPGA逻辑源来说,大型数组很快就变得十分“奢侈”。由100个32字节元素数组可消耗Virtex-II 1000 FPGA中超过30%的触发器,或者占用少于1%的嵌入式块RAM。DSP算法通常需要追踪整个数据块或是复杂等式的系数,而在没有板载存储器情况下,许多处理功能在FPGA芯片的硬件逻辑电路中都不适用。图16所示为使用块RAM读写存储器的图形化功能。 图15.用于读写存储器的块RAM函数 同样,你也可以使用内存块,将一段完整周期存储为数值和索引的顺序表,为板载信号发生器存储周期性波形数据。输出信号的最终频率由检索数值的速度决定,这样您就可用此方法动态改变输出频率,而不需要输入波形中的急剧变化。 图17.用于先进先出缓冲器的块RAM功能 FPGA固有的并行执行要求逻辑电路独立元件可在不用时间脉冲下驱动。在不同运行速度下的逻辑电路之间传递数据是很棘手的。使用先进先出(FIFO)缓冲器时,板载存储器可用来是传输更加平稳。如图16所示,用户可以将FIFO缓冲器配置成不同大小以确保数据在FPGA芯片的非同步部件间不会丢失。表6所示为嵌入不同FPGA系列的用户可设置快RAM。 表6.不同FPGA的记忆源 7. 总结 随着高端技术的发展以及新概念的深入概括,FPGA技术地采用将不断增加。然而探究FPGA其中奥秘,感叹这硅片中在方框图间汇编出的变化,也是十分重要的。在发展阶段,如果您懂得如何利用和优化资源,比较和选择触发器、查找表、乘数器和块RAM等硬件指标是十分有帮助的。 这些基本的功能块并不是包含所有资源的完整清单,而且这篇白皮书并没有包含对所有FPGA部件的讨论。 【分页导航】 第1页: FPGA-现场可编程门阵列 第2页: 触发器、查找表 第3页: SCTL 第4页: 乘数器和DSP片 第5页: 块随机存取存储器(RAM)
  • 热度 1
    2014-9-8 20:34
    241 次阅读|
    0 个评论
    高端设计工具为少有甚是没有硬件设计技术的工程师和科学家提供现场可编程门阵列(FPGA)。无论你使用图形化设计程序,ANSI C语言还是VHDL语言,如此复杂的合成工艺会不禁让人去想FPGA真实的运作情况。在这个芯片中的程序在这些可设置硅片间到底是如何工作的。本文会使非数字化设计人员明白FPGA(现场可编程门阵列)的基础知识及其工作原理。此信息在使用高端设计工具时同样十分有用,希望可以为理解这一特别技术提供一些线索。 1. FPGA-现场可编程门阵列 每一块FPGA芯片都是由有限多个带有可编程连接的预定义源组成来实现一种可重构数字电路。 图1.FPGA不同构成 FPGA芯片说明书中,包含了可编程逻辑模块的数量、固定功能逻辑模块(如乘法器)的数目及存储器资源(如嵌入式RAM)的大小。FPGA芯片中还有很多其它的部分,但是以上指标通常是为特定应用选择和比较FPGA时,最重要的参考指标。 在最底层,可配置逻辑模块(如片或逻辑单元)有着两种最基本的部件:触发器和查找表(LUT)。这很重要,因为各种FPGA家族之所以各不相同,就是因为触发器和查找表组合的方式不同。例如,Virtex-II 系列的FPGA ,它的片具有两个查找表和两个触发器,而Virtex-5 FPGA的片具有4个查找表和4个触发器。查找表本身的结构也可能各不相同(4输入或6输入)。关于查找表工作原理的更多信息将在后面的章节中给出。 表1中列出了在NI LabVIEW FPGA硬件目标中使用的FPGA的指标。逻辑门的数量是一种将FPGA芯片与ASIC技术进行比较的传统方法,但是它并不能真实地表述FPGA内部的独立单元的数量。这就是Xilinx公司没有在新型Virtex-5系列中指定逻辑门数量的原因之一。 表1.不同系列FPGA源规格 为了更好地理解这些规格的意义,将编码考虑为合成的数字电路模式。对任何一段合成代码,或图形化或文本形式,都有相应的电路图反映逻辑组件该如何连线。通过一段简单布尔逻辑电路了解下相应的示意图。图2表示的是传递5个布尔信号并且可图形化计算所得的二进制值的功能组。 图2.载入5个信号的简单布尔逻辑 在通常情况下(LabVIEW SCTL—单周期定时环路外),图2所示相应电路图同图3所示相近。 图3.为图2中布尔逻辑的相应电路图 虽然很难明白,但是实际上这里创建了两个并行分支的电路。最上面的5条黑线被反馈到第一个分支,它在每个布尔操作间添加了触发器。最下面的5条黑线构成了第二个逻辑链。其中一支路在每步操作之间增加了同步寄存器,另一条逻辑链是确保执行数据流的。本电路图正常工作时总共需要12个触发器和12个查找表。上端分支和每个元件将在以后章节分析。 【分页导航】 第1页: FPGA-现场可编程门阵列 第2页: 触发器、查找表 第3页: SCTL 第4页: 乘数器和DSP片 第5页: 块随机存取存储器(RAM) 2. 触发器 图4.触发器符号 触发器是二进制移位寄存器,用于同步逻辑以及保存时钟(脉冲)周期内的逻辑状态。在每个时间(脉冲)边沿,触发器在输入时锁定1(真)或0(假)值并且保存此值直到下次时钟(脉冲)边沿。在正常情况下,LabVIEW FPGA在每次操作之间都设置一个触发器,以保证有足够的时间来执行每步操作。对此律的例外只发生在SCTL结构中写代码的情况。在这个特殊的环路结构中,触发器只放置在闭环迭代的始末段,并且由编程者考虑定时因素来决定如何放置。对SCTL内代码如何同步的更多内容将在以后章节中讨论。图5表示的是图3的上端分支,触发器由红色高亮表示。 图5.绘制由红色高亮表示出触发器的电路图 3. 查找表 图6.双四输入查找表 图6所示示意图中的其他逻辑电路通过使用少量查找表形式的随机存取存储器实现。我们可以简单地假定FPGA中系统门的数量可参考与非门(NAND)以及或非门(NOR)的数量,但实际上,所有的组合逻辑(与门、或门、与非门、异或门等)都是通过查找表存储器中的真值表来实现。真值表是输出对应于每个输入值组合的预定义表(现在卡诺图的重要性在你的头脑中可能会慢慢淡化)。以下是对数字逻辑电路课程的快速回顾:比如,图7是布尔逻辑与门操作过程。 这是对数字逻辑课程的快速回顾: 例如,图7中显示了布尔型AND操作。 图7.布尔型AND操作 表2.布尔与门操作的真值表 你可以认为输入值是所有输出值的数字索引,如表3所示。 表3.布尔与门擦操作的真值查找表实现 Virtex-II和Spartan-3系列FPGA芯片有着4输入查找表来实现真正的4输入信号的16种组合。图8就是一个四输入电路实现的例子。 图8.输入布尔逻辑的四信号电路 表4所示为使用双四输入查找表实现的相应的真值表。 表4.图8中所示相应真值表 Virtex-5系列的FPGA使用双六输入查找表,可以通过6个不同输入信号的64种组合来实现真值表。因为触发器之间的组合逻辑十分复杂,所以在LabVIEW FPGA中使用SCTL也越来越重要。下一节将讲述SCTL如何优化利用LabVIEW中的FPGA源。 【分页导航】 第1页: FPGA-现场可编程门阵列 第2页: 触发器、查找表 第3页: SCTL 第4页: 乘数器和DSP片 第5页: 块随机存取存储器(RAM) 4. SCTL 上几节中使用的代码例子假定代码是设置在SCTL外部,并为保证执行同步数据量也同步了附加电路。SCTL是LabVIEW FPGA中一个特殊结构,生成一个更为优化的电路图,以期望达到在一个时钟(脉冲)周期内执行完所有逻辑电路分支。例如,若设置SCTL在40MHZ运行,则所有逻辑电路分支将在25ns内执行完毕。 如果在SCTL中设置前例中同样的布尔逻辑电路(如图9所示),则生成如图10所示的相应电路示意图。 图9.附有STCL的简单布尔逻辑 图10.图9所示布尔逻辑相应的电路图 很明显,这种实现方法简单多了。在Virtex-II或Spartan-3系列FPGA中,触发器间的逻辑需要至少2个4输入查找表,如图11所示。 图11.图10中电路图的双四输入查找表实现 由于Virtex-5系列FPGA有着6输入的查找表,用户可以在一个查找表中实现相同数量的逻辑,如图12所示。 图12.图10中双六输入查找表实 本例中使用的SCTL(如图9所示)设置在40MHZ下运行,这意味着在任意触发器之间逻辑电路必须在25ns内完成执行。电子在电路中传播的速度决定了代码执行的最大速度。关键路线是有最长传播延迟的逻辑电路分支,它决定了该部分电路中理论最大时钟速率。Virtex-5 FPGA上的双六输入查找表不仅减少实现给定逻辑电路所需要的查找表总数,而且减少电子通过逻辑电路的传播延迟(时间)。Virtex-5系列FPGA中的6输入查找表不仅可以减少实现特定逻辑而需要的查找表的数量,而且可以降低逻辑中电流的传输延时。这意味着,您可简单地通过选择一个基于Virtex-5的硬件指标设置相同的SCTL,追求更快的时间速度。 【分页导航】 第1页: FPGA-现场可编程门阵列 第2页: 触发器、查找表 第3页: SCTL 第4页: 乘数器和DSP片 第5页: 块随机存取存储器(RAM) 5. 乘数器和DSP片 图13.乘数器功能 看起来简单的两数相乘运算在数字电路中实现起来是十分复杂的,也是极为消耗资源的。为提供相关参考,图14所示是一种使用组合逻辑电路实现4×4字节乘数器的示意图。 图14.两个4字节输入相乘的电路图 试想两个32字节的数字相乘要通过2000多步操作才能得到结果。因此,FPGA预设了乘数器电路,在数学和信号处理应用中保存对查找表和触发器使用。Virtex-II和Spartan-3 FPGA拥有18×18bit乘法器,所以两个32字节数字相乘的运算需要三个乘法器来实现。许多信号处理算法都包括连乘运算结果的功能,因此Virtex-5等高性能FPGA都预设被称为DSP片的乘数器累加电路.这些预设处理组件,也被称为DSP48片,包括25×18bit乘数器以及加法器电路,尽管您可单独使用乘数器功能。表5所示为不同FPGA系列DSP决策。 表5.不同FPGA的DSP源 【分页导航】 第1页: FPGA-现场可编程门阵列 第2页: 触发器、查找表 第3页: SCTL 第4页: 乘数器和DSP片 第5页: 块随机存取存储器(RAM) 6. 块随机存取存储器(RAM) 选择FPGA时,记忆源是另一个需要考虑的关键因素。嵌入FPGA芯片中的用户自定义随机存取存储器(RAM),对储存数据设置或平行环路之间传送数值很有帮助。基于FPGA系列,您可在16或36kb组件中设置板载RAM,或者使用触发器以数组来执行数据设置;然而,对于FPGA逻辑源来说,大型数组很快就变得十分“奢侈”。由100个32字节元素数组可消耗Virtex-II 1000 FPGA中超过30%的触发器,或者占用少于1%的嵌入式块RAM。DSP算法通常需要追踪整个数据块或是复杂等式的系数,而在没有板载存储器情况下,许多处理功能在FPGA芯片的硬件逻辑电路中都不适用。图16所示为使用块RAM读写存储器的图形化功能。 图15.用于读写存储器的块RAM函数 同样,你也可以使用内存块,将一段完整周期存储为数值和索引的顺序表,为板载信号发生器存储周期性波形数据。输出信号的最终频率由检索数值的速度决定,这样您就可用此方法动态改变输出频率,而不需要输入波形中的急剧变化。 图17.用于先进先出缓冲器的块RAM功能 FPGA固有的并行执行要求逻辑电路独立元件可在不用时间脉冲下驱动。在不同运行速度下的逻辑电路之间传递数据是很棘手的。使用先进先出(FIFO)缓冲器时,板载存储器可用来是传输更加平稳。如图16所示,用户可以将FIFO缓冲器配置成不同大小以确保数据在FPGA芯片的非同步部件间不会丢失。表6所示为嵌入不同FPGA系列的用户可设置快RAM。 表6.不同FPGA的记忆源 7. 总结 随着高端技术的发展以及新概念的深入概括,FPGA技术地采用将不断增加。然而探究FPGA其中奥秘,感叹这硅片中在方框图间汇编出的变化,也是十分重要的。在发展阶段,如果您懂得如何利用和优化资源,比较和选择触发器、查找表、乘数器和块RAM等硬件指标是十分有帮助的。 这些基本的功能块并不是包含所有资源的完整清单,而且这篇白皮书并没有包含对所有FPGA部件的讨论。 【分页导航】 第1页: FPGA-现场可编程门阵列 第2页: 触发器、查找表 第3页: SCTL 第4页: 乘数器和DSP片 第5页: 块随机存取存储器(RAM)
相关资源
  • 所需E币: 4
    时间: 2019-12-28 20:15
    大小: 245.73KB
    上传者: 978461154_qq
    不同功能触发器的相互转换方法时序逻辑电路中不同功能触发器的相互转换方法触发器是时序逻辑电路的基本构成单元,按功能不同可分为RS触发器、JK触发器、D触发器及T触发器四种,其功能的描述可以使用功能真值表、激励表、状态图及特性方程。只要增加门电路便可以实现不同功能触发器的相互转换,例如要将D触发器转换为JK触发器,转换的关键是推导出D触发器的输入端D与JK触发器的输入端J、K及状态输出端Qn的逻辑表达式,然后用门电路去实现该逻辑表达式。具体的设计方法有公式法和图表法两种。1.公式法公式法是不同触发器进行转换最简单与最直接的方法,其依据是描述触发器功能的特性方程,设计的过程主要是比较所使用的源触发器与要实现的目标触发器的特性方程,从而直接推导出源触发器的输入端与目标触发器的输入端及状态之间的逻辑关系。以JK触发器转换为D触发器为例,JK触发器的特性方程为0n+1=JQn+KQn…(1);D触发器的特性方程为Qn+1=D(2),若要分别导出源触发器输入端J、K与目标触发器的输入端D及状态Qn的关系,则可将(2)式化为Qn+1=DQn+DQn…(3),然后比较(1)、(3)两式可推出J=D,K=D;故将JK触发器转变为D触发器只要增加一个非门便可,如图1所示。其虚框内便形成了D触发器。反过来将D触发器转换为JK触发器,则直接比较(2)、(1)两式,写出D与J、K及Qn的关系为D=JQn+KQn,这时需要4个与非门,如图2。但不是所有的转换都可以直接通过公式法来进行的,如将T触发器转变为D触发器,T触发器的特性方程为Qn+1=TQn+TQn…(4),比较(4)、(……
  • 所需E币: 3
    时间: 2019-12-28 21:27
    大小: 132.27KB
    上传者: 16245458_qq.com
    设计了一种使用单电源,可触发单双向可控硅,且占空比可调制并有多种保护功能的单相移位触发集成电路。它的外接元件少,调试方便,工作可靠。这种TC782A给触发电路增加了一个新品种,给设计人员和维修人员带来便利。单相相位触发器TC782A的设计及应用1引言目前使用的单相相位触发集成电路主要有KJ(KC)004、KJ009和TCA785,在长期的使用过程中,发现有如下几个问题:(1)KJ电路必须采用正负电源,并且电路功耗较大。(2)KJ电路内部采用三极管比较,温度特性差。(3)KJ004没有交相锁定的抗干扰设计。(4)KJ电路的输出采用跟随输出,没有采用互补输出,可靠性差。(5)KJ和TCA785输出阻抗低,外围元件多。(6)输出没有调制脉冲,不能采用小型脉冲变压器。由于以上诸多缺点,所以在使用中感到不便。我们设计了一种使用单电源,可触发单双向可控硅,且占空比可调制并有多种保护功能的单相移位触发集成电路。它的外接元件少,调试方便,工作可靠。这种TC782A给触发电路增加了一个新品种,给设计人员和维修人员带来便利。2逻辑结构和电路工作原理21逻辑结构框图图1逻辑框图图1示出电路的逻辑框图,它由同步过零和极性检测电路、锯齿波形成电路、锯齿波与给定电压比较电路、抗干扰电路、调制脉冲发生电路、脉冲形成电路和脉冲输出电路组成。22工作原理TC782A采用单电源供电,同步信号A经分压电阻网络进入电路的14脚,通过过零检测和极性判别电路检测出零点和极性,在13脚的Ca电容器上积分,形成锯齿波,锯齿波的大小与Ca电容器的容值成反比,12脚接大电阻器可微调锯齿波。锯齿波与移相电压在比较器中比较,取得相交点即为移相角,移相电压由1脚通过电位器或外电路调节取得。移相电压增加,输出导通角减小。抗干扰锁定电路具有锁定功能,在交相点以后……
  • 所需E币: 3
    时间: 2019-12-25 11:07
    大小: 39.39KB
    上传者: wsu_w_hotmail.com
    74174TTL带公共时钟和复位六D触发器……
  • 所需E币: 4
    时间: 2019-12-25 11:05
    大小: 70.25KB
    上传者: 微风DS
    74132TTL2输入端四与非施密特触发器……
  • 所需E币: 5
    时间: 2019-12-25 10:45
    大小: 6.17MB
    上传者: givh79_163.com
    触发器……
  • 所需E币: 5
    时间: 2019-12-25 10:38
    大小: 317.31KB
    上传者: quw431979_163.com
    微电子学导论(第三章)第三章反相器与基本逻辑单元第三章反相器与基本逻辑单元电路Ⅰ.反相器1.符号与特性要求本章主要内容:数字信号─“0”,“1”─分别由低电平、高电平代表?反相器电路结构;●真值表:数字信号之间的关系-逻辑关系,直接?基本门电路结构;描述-真值表?基本的触发器电路结构;反相器真值表I(In)O(Out)?环形振荡器简介;……
  • 所需E币: 4
    时间: 2019-12-25 10:24
    大小: 84.62KB
    上传者: 2iot
    模十同步可逆计数器设计模十同步可逆计数器设计刘渝瑜清华大学电子系2004年4月1日基本概念计数器是最常用的一种时序逻辑部件;计数器的基本功能是统计输入脉冲的个数;计数器的模:计数器最多能统计的脉冲个数,用N表示;YuyuLiu,DepartmentofElectronicEngineering,TsinghuaUniversityPage2设计要求模10同步可逆计数器模10(N=10):最多完成10个输入脉冲的统计;同步:电路中所有触发器公用一个时钟信号,该时钟信号就是被计数的输入脉冲;可逆:根据外部输入控制信号的不同,计数器可实现加法计数或减法计数。YuyuLiu,DepartmentofElectronicEngineering,TsinghuaUniversityPage3设计要求计数脉冲CP进位信号Z加/减控制信号M计数器加/减控制信号M:M=1加法计数,M=0减法计数;输出进位信号Z:计数器满量(计数到10)时Z=1,其余状态Z=0。YuyuLiu,DepartmentofElectronicEngineering,TsinghuaUniv……
  • 所需E币: 4
    时间: 2019-12-24 15:00
    大小: 1.66MB
    上传者: 978461154_qq
    所有的SoC使用扫描链来检测设计中是否存在任何制造缺陷。扫描链是专为测试而设计的,以串联方式按顺序连接芯片的时序单元。随着越来越多的功能被集成在SoC中,SoC中的触发器(时序单元)和组合逻辑的总数量不断增加。……
广告