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近期在用 nios ii 做项目时，发现一个奇怪的现象，在 NIOS II EDS 软件中编写好的代码，烧写到芯片中，第一次能够正常运行，但是当我按下板卡上的复位键之后，系统却卡死了，再也运行不起来，除非重新下载程序。经过分析系统可知，系统的硬件设计和 Qsys 系统中 NIOS II CPU 系统的搭建都是没有任何问题的。那么为什么会存在这样的问题呢，这里我先简单介绍下我的系统： 我的系统主要由 NIOS II 最强板 CPU ， SDRAM 、预留系统定时器、预留时间戳定时器、 system ID 、 EPCS 控制器以及 JTAG_UART 组成。具体如下图所示(点击图片可查看高清大图)： 在 Qsys 环境中，我一开始将 CPU 的复位向量（ Reset Vector ）设定在了 EPCS 上，然后在 NIOS II EDS 中建立了软件工程，编译，下载运行都没有问题，但是并没有将 fpga 配置文件和代码固化到 EPCS 中去，因此复位时存在问题是肯定的。后来为了调试方便，在 Qsys 系统中将 CPU 的复位向量也修改指向了 SDRAM ，然后在 NIOS II EDS 软件中，重新生成了 BSP 之后，软件的编译，下载运行都没有问题，只是每当我按下板卡上的复位键之后，系统却卡死了，再也运行不起来。 记起去年做毕业设计时，曾经为在含有 EPCS 的系统中无法下载程序的问题苦恼过，当时下载程序时，每次都在进度为 64% 时报如下的错误，“ Nios II ‘Launching New_configuration’ has ecountered a problem.Dowenloading Elf Process failed.” 相信这个报错也是大家最深恶痛绝的（注，此图是我从网上下载的，自己做系统已经很久不出这个问题了，想弄张这样的图片只能百度了）： 在网上找了一大堆问题，有说是 SDRAM 相位不对的，这个我以前也确实遇见过不过自从我将 SDRAM 的时钟相移设定为 -90 度后，就基本没遇到过这个问题了。还有说是硬件本身有问题的，这里不排除此种情况，但是我的系统中却并非如此。最终是在新浪博客还是百度空间中的某位前辈的文章中找到的答案我忘记了。当时忘了记下博客地址了，只是将内容复制出来，存了一个 word 文档。现在这篇文档已经能够在百度文库中直接检索到了，尊重他人版权，我这里就只发文章在文库中的地址了： http://wenku.baidu.com/link?url=YOyixrJXWj0ZunlJGqdUFdLv8wkF1KCXxXcEkHGpaulHwlsXPwjR29GxGBxQ-AhMrwot6oKnSziAdDYZrGayB6ZrLu8XaAHmhIikud3wPNC   他的解决方案就是在 BSP editor 中修改了两个与 bootloader 位置相关的选项，将 allow_code_at_reset 和 enable_alt_load 两个选项的勾选取消了，如下图（点击图片可查看高清大图）：   该文章中介绍，当创建不带 EPCS 控制器的 NIOS II 系统时，在 NIOS II EDS 中创建工程时， bsp editor 中这两项是勾选上的。当创建了带 EPCS 控制器的 NIOS II 系统时，在 NIOS II EDS 中创建工程时， bsp editor 中这两项是没有勾选上的。由此可知，当复位向量为 SDRAM 时，这两个选项应该勾选上。具体的原因见该文中作者在 Altera 提供的相关手册中找到原始解释。 当我在系统中将此两项勾选上后，再次生成 bsp ，然后编译、下载，处理器就能够正常执行复位了。   小梅哥 2015 年 5 月 26 日于北京至芯科技  

引自博客: kevinlove 这是基于Altera公司的NIOSII开发板DE2板子的等精度频率计的Verilog源程序。

  1、 SOPC（System On a Programmable Chip.）即可编程片上系统，SOPC Builder是Quartus II中传统的Nios II 硬件设计工具，可以灵活定制NiosII CPU的许多特性甚至指令，可使用Altera公司提供的大量IP核来加快开发Nios II外设的速度，提高外设性能，也可以使用第三方的IP核或VHDL来自行定制外设。完成Nios II的硬件开发后，SOPC Buider可自动生成与自定义的Nios II CPU和外设系统、存储器、外设地址映射等相应的软件开发包SDK。在生成的SDK基础上，启动Nios II IDE（传统的）或 Nios II SBT for Eclipse（7.0版本以后的）进入Nios II软件开发流程。用户可使用汇编或C，甚至C++来进行嵌入式程序设计，使用GNU工具或其它第三方工具进行程序的编译连接以及调试。   2、 Qsys是Altera公司为Quartus II 10.0版本推出的新的嵌入式处理器硬件设计工具，Qsys系统级集成工具可以使嵌入式设计人员面向Nios II， 以及基于ARM或MIPS的嵌入式处理器和可配置Intel Atom处理器开始硬件设计。Qsys利用了业界首创的FPGA优化芯片网络技术来支持多种业界标准IP协议，提高了结果质量，具有很高的效能。Qsys采用类似SOPC Builder的界面，支持与现有嵌入式系统移植的后向兼容。而且，这一高级互联技术将支持分层设计、渐进式编译以及部分重新配置方法。 Qsys是Altera SOPC Builder工具的后续产品，引入了FPGA优化芯片网络技术，与SOPC Builder相比，存储器映射和数据通路互联性能提高至两倍，SOPC Builder适合单层次设计，而Qsys提高了系统级设计效能，适合多层次设计，并且，Qsys支持业界标准IP接口，如AMBA，使之可以支持设计重用。   3、 Altera公司建议用户从Quartus II 10.0版本开始使用Qsys设计Nios II硬件系统， 老版本SOPC Builder的设计可以移植到Qsys，具体参考Altera的“SOPC Builder to Qsys Migration Guidelines”（AN-632-2.0，SOPC Builder到Qsys移植指南）。

本设计根据网上最多的那个红外解码模块改写而成。其中IR为红外接收头的输入，key_db为按键值输出总线 key_int为接收到红外信号后的中断信息，默认时低电平，当开始解码时，则跳至高电平，当解码完成，则跳至 低电平。可以用来作为nios II处理器的一个外部中断请求，使用时在只需要在qsys或sopc builder中加入一个带 中断输入功能的IO口，IO中断设为下降沿触发即可。当中断到来时，读取key_db总线的值。key_db采用 通用的输入PIO，无需再开中断功能。 clk_test为调试时作为嵌入式逻辑分析仪的采样信号，实际使用时可将相关代码删去。这里只发代码，若有想要工程的，欢迎索取。 注：clk为50M，若非50M，则无法正确进行红外解码。解决方法：1、用锁相环产生一个50M的时钟；2、修改counter的值，只要保证counter每计数时间到35us清零一次即可。 module my_IR(clk,rst_n,IR,key_db,key_int,clk_test);   input   clk;   input   rst_n;   input   IR;   output key_db;  output key_int;  output clk_test;     reg led_cs;   reg key_db;     reg irda_data;    // save irda data,than send to 7 segment led   reg get_data;     // use for saving 32 bytes irda data   reg   data_cnt;     // 32 bytes irda data counter   reg   cs,ns;   reg error_flag;          // 32 bytes data期间，数据错误标志   //----------------------------------------------------------------------------   reg irda_reg0;       //为了避免亚稳态,避免驱动多个寄存器，这一个不使用。   reg irda_reg1;       //这个才可以使用，以下程序中代表irda的状态   reg irda_reg2;       //为了确定irda的边沿，再打一次寄存器，以下程序中代表irda的前一状态   wire irda_neg_pulse; //确定irda的下降沿   wire irda_pos_pulse; //确定irda的上升沿   wire irda_chang;     //确╥rda的跳变沿     reg cnt_scan;//扫描频率计数器      always @ (posedge clk) //在此采用跟随寄存器     if(!rst_n)       begin         irda_reg0 = 1'b0;         irda_reg1 = 1'b0;         irda_reg2 = 1'b0;       end     else       begin         led_cs = 4'b0000; //是数码管的位选择处于导通状态         irda_reg0 = IR;         irda_reg1 = irda_reg0;         irda_reg2 = irda_reg1;       end        assign irda_chang = irda_neg_pulse | irda_pos_pulse;  //IR接收信号的改变，上升或者下降   assign irda_neg_pulse = irda_reg2 (~irda_reg1);  //IR接收信号irda下降沿   assign irda_pos_pulse = (~irda_reg2) irda_reg1;      //IR接收信号irda上升沿   //----------------------------------------------------------------------------   //设计分频和计数部分：从PT2222的规范中我们发现最小的电平３质奔涫?.56ms，而   //我们在进行采样时，一般都会对最〉牡缙讲裳?6次。也就是说要对0.56ms最少采样16   //次。 0.56ms/16=35us //target="_self"开发板上自带的主频?0MHz，即时钟周期为20ns，所以我们需要的分频次数为：   //              35000/20=1750   //在设计中我们利用了两个counter，一个counter用于计1750次时钟主频；   //一个counter用于计算分频之后，同一种电平所scan到的点数，这个点数最后会用来判断   //是leader的9ms 还是4.5ms，或是数据的 0 还是 1。   //----------------------------------------------------------------------------   reg counter;  //分频1750次   reg   counter2; //计数分频后的点数   wire check_9ms;  // check leader 9ms time   wire check_4ms;  // check leader 4.5ms time   wire low;        // check  data="0" time   wire high;       // check  data="1" time     //----------------------------------------------------------------------------   //分频1750计数   always @ (posedge clk)     if (!rst_n)       counter = 11'd0;     else if (irda_chang)  //irda电平跳变了，就重新开始计数       counter = 11'd0;     else if (counter == 11'd1750)       counter = 11'd0;     else       counter = counter + 1'b1;     //----------------------------------------------------------------------------   always @ (posedge clk)     if (!rst_n)       counter2 = 9'd0;     else if (irda_chang)  //irda电平跳变了，就重新开始计点       counter2 = 9'd0;     else if (counter == 11'd1750)       counter2 = counter2 +1'b1;     reg cnt3;   reg clk_test;   always@(posedge clk)   begin   if(cnt3==11'd1750)begin clk_test=~clk_test;cnt3=11'b0;end   else cnt3=cnt3+1'b1;   end       assign check_9ms = ((217 counter2) (counter2 297));   //257  为了增加稳定性，取一定范围   assign check_4ms = ((88 counter2) (counter2 168));  //128   assign low  = ((6 counter2) (counter2 26));         // 16   assign high = ((38 counter2) (counter2 58));        // 48   //----------------------------------------------------------------------------   // generate statemachine  状态机     parameter IDLE       = 3'b000, //初始状态               LEADER_9   = 3'b001, //9ms               LEADER_4   = 3'b010, //4ms               DATA_STATE = 3'b100; //传输数据     always @ (posedge clk)     if (!rst_n)       cs = IDLE;     else       cs = ns; //状态位        always @ ( * )     case (cs)       IDLE:         if (~irda_reg1)           ns = LEADER_9;         else           ns = IDLE;          LEADER_9:         if (irda_pos_pulse)   //leader 9ms check           begin             if (check_9ms)               ns = LEADER_4;             else               ns = IDLE;           end         else  //完备的if---else--- ;防止生成latch           ns =LEADER_9;          LEADER_4:         if (irda_neg_pulse)  // leader 4.5ms check           begin             if (check_4ms)               ns = DATA_STATE;             else               ns = IDLE;           end         else           ns = LEADER_4;          DATA_STATE:         if ((data_cnt == 6'd32) irda_reg2 irda_reg1)           ns = IDLE;         else if (error_flag)           ns = IDLE;         else           ns = DATA_STATE;       default:         ns = IDLE;     endcase   //状态机中的输出,用时序电路来描述   always @ (posedge clk)     if (!rst_n)       begin         data_cnt = 6'd0;         get_data = 32'd0;         error_flag = 1'b0;       end       else if (cs == IDLE)       begin         data_cnt = 6'd0;         get_data = 32'd0;         error_flag = 1'b0;       end       else if (cs == DATA_STATE)       begin         if (irda_pos_pulse)  // low 0.56ms check           begin             if (!low)  //error               error_flag = 1'b1;           end         else if (irda_neg_pulse)  //check 0.56ms/1.68ms data 0/1           begin             if (low)               get_data = 1'b0;             else if (high)               get_data = 1'b1;             else               error_flag = 1'b1;                          get_data = get_data ;             data_cnt = data_cnt + 1'b1;           end       end    reg key_int;   always @ (posedge clk)     if (!rst_n)       irda_data = 16'd0;     else if ((data_cnt ==6'd32) irda_reg1)    begin   key_db = get_data ; //数据码   key_int=1'b0;    end    else if(data_cnt ==6'd1)key_int=1'b1;     endmodule ---------------------------------------------------------------------------------------------- ---------------------------------------------------------------------------------------------- c程序设计部分 //本设计中因为采用了彩屏，所以程序中有部分和彩屏相关的代码，不用，根据你自己的理解，删掉即可。若再有不懂，欢迎交流 #include #include "my_types.h" #include "system.h" #include "stdio.h" #include "priv/alt_legacy_irq.h"    //alt_irq_register()这个函数是在这个文件中申明的，所以必须包含此文件 #include "altera_avalon_pio_regs.h" #include "sys/alt_irq.h" #include "lcd.h" alt_u32 key_word; alt_u8 w1; void IR_ISR(void *context,unsigned long id); int IRQ_Init(void);   // 调试信息显示开关 #define ENABLE_APP_DEBUG // turn on debug message #ifdef ENABLE_APP_DEBUG     #define APP_DEBUG(x)    DEBUG(x) #else     #define APP_DEBUG(x) #endif // nIRQ中断初始化 int IRQ_Init(void) {   IOWR_ALTERA_AVALON_PIO_IRQ_MASK(IR_EXINT_BASE, 1); // 使能中断   IOWR_ALTERA_AVALON_PIO_EDGE_CAP(IR_EXINT_BASE, 0); // 清中断边沿捕获寄存器   // 注册ISR   return alt_irq_register(IR_EXINT_IRQ,NULL,IR_ISR); } // 中断服务子函数 void IR_ISR(void *context,unsigned long id) {   IOWR_ALTERA_AVALON_PIO_EDGE_CAP(IR_EXINT_BASE, 1); // 清中断边沿捕获寄存器   key_word=IORD_ALTERA_AVALON_PIO_DATA(IR_DATA_BASE); } int main(void) {   lcd_init();   if(!IRQ_Init())printf("register succeed!\n");   else printf("register failed!\n");   while(1);   return 0; }        

!-- @page { margin: 2cm } P { margin-bottom: 0.21cm } -- 一、背景 SOPC 是个很时髦的概念，计划基于 Cyclone3 系列的 FPGA 芯片，使用软核 NIOS Ii 为核心，设计一个具有数字输入输出， AD 采集和 DA 转换和串口的系统。 二、芯片选型 核心芯片选用 Cyclone III 系列的芯片。 Cyclone III 是 ALTERA 新推出的 FPGA 芯片。在这里选用 EP3C25E144C7 ，封装是 144 pin EQFP 。 配置芯片选择了 EPCS16SI16N ， 16M 的。 ALTERA 的 FPGA 芯片可以设计成多种配置模式。有 AS 配置模式， AP 配置模式， PS 配置模式和 FPP 配置模式。在这里我选择了 AS 配置模式，就是串行配置模式。 JTAG 配置中有一种模式是可以将数据保存再配置芯片里的，但是当时没选择，其实应该选的。应该是 JTAG 和 AS Configuration 配置。 设计输入是 +5V 电源，电源转换芯片选用了 HT7333 ， HT7325 ， HT7318 ，因为核心芯片需要 +1.2V 的电压，故在 HT7318 芯片后增加了一个电阻分压电路。 HT73XX 系列芯片是低功耗的低压差线性稳压器，因为以前用过，所以在这里选用。其实这几个芯片的选型是很冒失的。而且最后由于 HT7318 后的电阻分压电路无效，串接了一个二极管才成功。 而且 HT73XX 系列芯片的输出最大只有 250mA ，所以这个板子的电源部分设计是个失败。基本没做太多的考虑。 这里记一下稳压器 LDO 的四大要素：压差 Dropout 、噪音 Noise 、电源抑制比 PSRR 、静态电流 Iq 。 Ad 选择了 AD7888 ，这是一个 SPI 接口的 AD 采集芯片。 Da 选择了 MAX521 ，同样是一个 SPI 接口的 DA 转换芯片。 232 串行芯片选择了 MAX3222EWN ，这个没什么可说的。 422 穿行芯片选择了 MAX3490 ，同样没什么可说的。 三、电路设计 该电路板采用了 8 层板的设计，其实现在想来最多 6 层就够了。 四、经验及教训 1 、最愚蠢的事情是我把 50MHz 的晶振的封装选错了，太小，结果板子回来后发现无法焊接。最后只能半翘着焊接，不过最神奇的是板子最后竟然调通了。 2 、电源部分的设计实在是个渣，连设计都算不上，随便选了三个稳压器就放上去了，最后还得需要加了个二极管才顺利的实现 +1.2V 的电压。 3 、 JTAG 部分的电路应该当时再慎重一些， AS 配置方式才是当时最好的选择。 五、改进建议 1 、板子其实可以再稍微大点，布局如果安排的好的话， 4 层也许就能下来。 2 、封装的选择一定要慎重，要努力做到一版成功。 3 、芯片的周围最好还是要多加 0.01uF 的电容，该板上加的很少。 4 、由于后来改用 ACTEL 芯片的原因，没有在这个板子的调试上花费太多时间，所以对 CycloneIII 系列芯片的特点摸的不是很清楚。如果后边有时间的话，最好还是能将其重新拾起来，好好的调试调试，摸一摸芯片的特性。