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良子usb 2021-4-5 23:04: 原创基于MT9M114+CYUSB3014的UVC摄像头开发5（控制传输）; 　　控制传输是USB四种传输种的一种，主要用来传输一些简单的控制指令及数据，不管是专有驱动的USB设备，还是免驱的UVC设备，在控制传输上两者是一致的，都得符 ...; 311 0 0 0

CYUSB3014 CY7C68013 UVC USB2 USB3

panda君 2021-4-5 15:16: 原创 Xilinx推出低功耗-小容量-小封装ZYNQ Ultrascale+ MPSoC,特别适合用于ZYNQ-7000升级换代; 作者：Hello，panda Xilinx 推出低功耗 - 小容量 - 小封装 ZYNQ Ultrascale+ MPSoC, 特别适合用于 ZYNQ-7000 升级换代前段时间看到 Xilinx 发布了新 ...; 331 1 0 1

ZU1 ZYNQ ZU1CG ZU1EG

Tronlong 2021-3-24 15:10: 原创【案例测试一】基于TI KeyStone TMS320C665557评估板｜ndk_client的功能案例测试; 目录 ndk_client案例 1.1案例说明 1.2案例测试 1.3关键代码 ndk_client 案例本开发案例，主要基于创龙科技TI KeySt ...; 435 2 0 2

TMS320C665557评估板

Tronlong 2021-3-16 17:26: 原创 TL6678ZH-EVM(C6678+ZYNQ)评估板，以其行业领先的多核DSP+多核ARM+FPGA架构，成为了科研机构、高校实验室的新宠！; 1多核DSP+多核ARM+FPGA架构，行业首发主处理器： ØTI KeyStone架构C6000系列TMS320C6678八核C66x定点/浮点DSP，每核心主频可高达1.25GHz。 ...; 416 3 0 3

DSP

明亮地升起 2021-3-16 11:57: Verilog基础--亚稳态简介; 在FPGA的系统中，如果数据传输不满足触发器的Tsu（建立时间）和Th（保持时间），或者复位过程中复位信号的释放不满足有效时钟沿的恢复时间（recovery time）， ...; 358 4 2 4

Verilog 亚稳态

Tronlong 2021-3-15 17:29: 原创想了解DSP+ZYNQ核间通讯？看完这篇就够了; 上篇推文为大家介绍了创龙科技(Tronlong)最新推出的DSP + ZYNQ评估板TL6678ZH-EVM，由核心板和底板构成，核心板(SOM-TL6678ZH)集成了C6678和Zynq-7045/7100两 ...; 4150 3 0 3

carriep 2021-3-12 16:34: 【免费报名】如何使用Die to Die PHY IP 助力SiP封装中“已知合格芯片(KGD)”的品质？; 点击这里，一键报名研讨会介绍由于可扩展性、灵活性和总系统成本等优势，用于将复杂SoC分为多个裸片的用例在增长。由于将多个裸片集成到单个封装 ...; 425 6 2 4

大工小工 2021-2-18 15:02: 原创阵列相机应用篇之新春伊始，为您保驾护航; 春雨润泽，万物复苏，全国高风险区清零，我们有理由相信今后会越来越好。长这么大，首次在异地过了个年，年前觉得多少会有些凄凉，不过现在看来，我已经慢 ...; 531 5 1 4

panda君 2021-2-18 10:18: 原创 lattice CrosslinkNx LIFCL-40应用连载4-RISC-V处理器访问I2CFIFO; 作者：Hello，Panda 熊猫君这次分享的是如何通过 CrosslinkNX 的 RISC-V 软核来访问 I2CFIFO 软核。 IIC 是最常用的外设总线，通常一块板子上要挂好些 ...; 510 5 1 4

Lattice CrosslinkNX I2CFIFO RISC-V

abner_ma 2021-2-3 11:35: 脑机接口-人工耳蜗; 声源→耳廓（收集声波）→外耳道(传导声波）→鼓膜（将声波转换成振动）→耳蜗（将振动转换成神经冲动）→听神经（传递冲动）→大脑听觉中枢（形成听觉）。 ...; 507 4 0 4

China@2021 2021-2-1 11:08: 探索 FPGA-看看易灵思如何发力系统级封装Sip; 随着半导体工艺技术的演进，传统的工艺缩进技术遇到了很大的挑战，一方面是随着芯片制程节点越来越先进，从10nm、7nm、5nm到3nm，1nm，芯片研发生产成本持续 ...; 477 6 0 6

China@2021 2021-1-28 12:32: 探索 FPGA-看看易灵思如何发力系统级封装Sip; 随着半导体工艺技术的演进，传统的工艺缩进技术遇到了很大的挑战，一方面是随着芯片制程节点越来越先进，从10nm、7nm、5nm到3nm ...; 127 3 0 3

panda君 2021-1-27 01:46: 原创基于Xilinx ZYNQ和7 Serises FPGA的MIPI DPHY 接口实现分享; 作者： Hello ， Panda 这次分享一个在 Xilinx FPGA 实现 MIPI DPHY 接口的案例（包括 CIS 协议层）。截止目前为止， Xilinx 仅在 Ultras ...; 982 12 0 5

ZYNQ MIPI D-PHY DPHY

panda君 2021-1-15 12:01: 原创 Lattice CrossLinkNx LIFCL-40应用连载3-使用RISC-V软核; 作者：Hello，Panda 4. 创建 SoC 项目 Lattice CrosslinkNX 内部集成了 RISC-V 指令集，可以支持 RISC-V 软核 ...; 778 7 1 3

Lattice CrosslinkNx LIFCL-40 FPGA

panda君 2021-1-15 11:47: 原创 Lattice CrossLinkNx LIFCL-40应用连载2-使用Reveal Inserter逻辑分析工具; 作者：Hello，Panda 3. 使用在线调试器（ ILA ） Lattice 系列工具使用在线调试器的方法比 Xilinx 要复杂，和 Altera 的类似，但还是要 ...; 591 9 1 5

Lattice CrosslinkNX LIFCL-40 FPGA

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