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用户563816
2009-9-3 21:56
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转自ningjinghai123's Blog ——时序约束汇总
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很多人发贴，来信询问关于约束、时序分析的问题，比如：如何设置setup，hold时间？如何使用全局时钟和第二全局时钟（长线资源）？如何进行分组约束？如何约束某 ...
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huotingtu_505472073
2009-9-3 16:12
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【转】低成本ASIC技术现身，PCB将成过去？
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我们也许很快就能跟印刷电路板(PCB)道别，并能把裸晶(bare die)装配在一种晶圆级硅电路板上，并因此摆脱那些耗电量很大的封装焊接导线。 一家新创公司siXis最 ...
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用户167215
2009-9-2 01:56
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另一种二分频电路设计
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在此再推荐一种二分频电路的写法: 设计块如下: //half_clk.v module half_clk(reset,clk_in,clk_out); input reset; input clk_in; output ...
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用户167215
2009-9-2 01:55
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二分频电路
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一般的分频电路有多种写法，在此介绍一种简单的二分频电路. 原理为，将d触发器的输出q取非作为该触发器的输入，代码如下: // clk_2_fen ...
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用户167215
2009-9-2 01:28
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一道面试题
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前几天，学长去面试，回来后讲了一道面试过程中的题目，在这里拿出来跟大家分享一下： 题目：检测时钟信号，当时钟上升沿到来的时候在输出信号上用高电平表 ...
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coyoo
2009-9-1 15:31
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Tcl中bind用法
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Tcl/TK中可以用bind进行命令绑定，最近小试了一下，复杂的不会，弄几个简单的例子： bind .t Double-2 {.t delete 1.0 end};##绑定鼠标中键为清除text bind ...
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用户178146
2009-9-1 00:59
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FFT结果的物理意义
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转于 电脑圈圈的家 FFT是离散傅立叶变换的快速算法，可以将一个信号变换 到频域。有些信号在时域上是很难看出什么特征的 ...
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用户1034847
2009-8-31 10:46
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关于Nios II中Verify failed错误的解决方法
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Verifying 000xxxxx ( 0%) Verify failed between address 0xxxxxx and 0xxxxxx Leaving target processor paused 论坛和网络上关于这个问题问的特别多， ...
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用户124183
2009-8-30 17:10
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自动生成mif文件的C语言代码
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在FPGA开发里经常用到查表，查表的数据一般是放在ROM里的，而ROM里的数据一般都是从mif文件里导入的（还有是从HEX文件导入的方法）。自己在分析了QuartusII软件 ...
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用户1373263
2009-8-30 12:42
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spartan 的配置文件
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Xilinx 公司的 spartan3e 开发板上面有丰富的外围器件，就存储器来说有一个 16M 并行 flash ，一个 4Mbits 串行 flash ，还又一个 64M 的 DDR ，在嵌入式开发 ...
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用户1373263
2009-8-30 11:36
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如何知道你的FPGA设计等效于多少门
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FPGA的最终面积不但和要 实现 的 功能 有关，而且和不同人的不同 设计 方法有关，比如同样一个buffer，用block memory 和 core gen 的方法可能面积很省，但是 ...
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wangqiaoyu_888_963244381
2009-8-30 10:20
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SignalTap Ⅱ嵌入式逻辑分析仪的使用【转】
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随着FPGA设计任务复杂性的不断提高，FPGA设计调试工作的难度也越来越大，在设计验证中投入的时间和花费也会不断增加。为了让产品更快投入市场，设计者必须尽可 ...
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esad0
2009-8-30 08:55
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ModelSim 仿真全加器
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module adder1 (a,b,ci,so,co); input a,b,ci; output so,co; assign{so,co} = a+b+ci; endmodule //-------------------------------测试程序 module adde ...
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用户152476
2009-8-29 16:12
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触发器与锁存器的区别
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" 触发器 " 泛指一类电路结构 , 它可以由触发信号 ( 如 : 时钟 , 置位 , 复位等 ) 改变输出状态 , 并保持这个状态直到下一个或另一 ...
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用户1238217
2009-8-28 22:02
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关于quartus hdl综合的一个疑问
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今天用quartus写了一个带clock enable的d触发器： library ieee; use ieee.std_logic_1164.all; entity test is port(d, ena, clk, reset: in std_logic ...
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