FPGA和CPLD-可编程逻辑器件-第500页-面包板社区

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特权ilove314 2009-8-26 19:23: recovery时序优化一例; recovery 时序优化一例 ?xml:namespace prefix = o ns = "urn:schemas-microsoft-com:office:office" / TimeQuest 中的 recovery ...; 6052 8 6 14

ash_riple_768180695 2009-8-26 13:26: 关于FPGA硬件调试的三个问题; 1. Q：采用Synplify综合时，如何在SignalTap II中获得对信号的最佳的可观察性？ A：我采用了一个“土”方法：在Synplify的源文件列表中把要观察的模块对 ...; 4260 8 6 14

用户186411 2009-8-25 19:07: 4个FPGA工程师面试题目; 4个FPGA工程师面试题目（经历） FPGA与CPLD内部结构区别？ CPLD 以altraMAX7000这种PLD为例，可分为三块结构：宏单元（Marocell ...; 1293 4 0 4

用户186411 2009-8-25 19:06: FPGA面试宝典; FPGA面试宝典这段时间去面试了几家公司，发现比较大的公司相对于重视基础问题。这里边又有几个问题特别的突出。他们是：同步时钟设计、亚稳态、异步FI ...; 2260 6 0 6

用户186411 2009-8-25 19:04: FPGA工程师面试试题; 1 什么是Setup 和Holdup时间？ 2 什么是竞争与冒险现象？怎样判断？如何消除？ 3 用D触发器实现2倍分频的逻辑电路？ ....... 4 什么 ...; 2312 5 0 5

用户186411 2009-8-25 19:01: FPGA面试; 1、同步电路和异步电路的区别是什么?(仕兰微电子) 2、什么是同步逻辑和异步逻辑?(汉王笔试) 同步逻辑是时钟之间有固定的因果关系.异步逻辑是各时钟之间没有固 ...; 2572 6 0 6

用户186411 2009-8-25 18:48: 转电子科大tony的工作经验; 在公司里的几个月，做的项目其实不多，但是收获还是有一些，我觉得收获最大的是设计理念的改变，这也是我这段时间最想总结的，我会在后面逐渐阐述。 ...; 1669 5 0 5

用户186411 2009-8-25 18:30: warming; 1.Found clock-sensitive change during active clock edge at time time on register "name" 原因：vector source file中时钟敏感信号（如：数据，允许 ...; 2065 6 0 6

用户186411 2009-8-25 18:29: QUARTUS里全局时钟的设置; Assignments---setting---AnalysisSynthesis Setting的Fitter Setting的More setting 里AUTO Global Clock.选中的话工具会在布线时，自动把一些高扇出的时 ...; 14095 10 0 10

用户186411 2009-8-25 16:38: Quartus II中提高Fmax的一些设置; Quartus II中提高Fmax的一些设置因为设计需要，我们要有效的提高或保证Fmax达到一定的值，在进入细致的时钟约束前，可以通过一些常规的设置有效提高Fmax。 ...; 3605 7 0 7

esad0 2009-8-25 14:39: 分频器; module frequency(fre_count ,f,out,clk,rst_n); input clk,rst_n; input f; // 进来的频率 input fre_count; //分频的倍数 output out ; ...; 1665 9 0 9

用户186411 2009-8-25 12:49: 亚稳态; 基于 FPGA 的跨时钟域信号处理——亚稳态 ?xml:namespace prefix = o ns = "urn:schemas-microsoft-com:office:office" / 在特权的上篇博 ...; 1996 5 0 5

用户186411 2009-8-25 11:41: 建立时间与保持时间; 时钟是整个电路最重要、最特殊的信号，系统内大部分器件的动作都是在时钟的跳变沿上进行, 这就要求时钟信号时延差要非常小, 否则就可能造成时序逻辑状态出错 ...; 2877 6 0 6

esad0 2009-8-25 08:37: 5人表决器; module vote(fiveman,out,clk,rst_n); input clk; input rst_n; input fiveman; output out; reg fiveman_r; reg count; reg out_r; always @ (posedge c ...; 2816 9 0 9

用户123380 2009-8-24 16:29: interview question; 今天挺忙的，就只能随便写写了。想起了面试的几个小题，很小，但是也有点意思。 1：用2选1的mux搭一个非门，然后再用2选1的Mux搭一个2输入xor。 2：占空 ...; 2038 3 0 3

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