FPGA和CPLD-可编程逻辑器件-第500页-面包板社区

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wangqiaoyu_888_963244381 2009-9-12 21:01: FPGA学习资料; 1. OPENCORES.ORG这里提供非常多，非常好的PLD了内核，8051内核就可以在里面找到。进入后，选择project或者由http//www.opencores.org/browse.cgi/by_categor ...; 2701 13 0 13

用户186411 2009-9-12 00:20: latch和FF异同; 行为级描述中 latch 一般是由于 if 货 case 逻辑表述不完全产生的。异同： 1 、 latch 由电平触发，非同步控制。在使能信号有效时 latch 相 ...; 2886 6 0 6

特权ilove314 2009-9-11 23:17: 《基于FPGA的快速系统原型开发》CH3译——前言; 《基于 FPGA 的快速系统原型开发》 CH3 译——前言首先 , 很感谢 riple 兄给大家推荐了《 Rapid System Prototyping with FP ...; 4429 9 3 5

特权ilove314 2009-9-10 18:41: 底层硬件如何实现浮点运算; 底层硬件如何实现浮点运算首先，我们需要明确一个概念： FPGA 所能表示的信号电平只有 0 和 1 。如表 1 所示，如果给出一组 16 位二进制数据，一般人肯 ...; 4532 9 3 12

用户1651241 2009-9-10 11:03: Modesim做后仿真的过程; 今天又把 Modesim 弄了一下，主要还是如何编译 Altera 的库，用来做后仿真，现在把遇到的问题，和整个建立过程描述一下。首先建立工程，并添加一下文 ...; 4894 11 0 11

用户1034847 2009-9-10 08:52: 基于Verilog HDL的数字系统设计入门教程（CPLD篇）——第六天; 目录 1. 简介 4 2. 实验环境 4 3. 蜂鸣器原理 4 3.1 ...; 2813 11 0 11

用户554547 2009-9-9 23:25: latch和FF异同; 行为级描述中 latch 一般是由于 if 货 case 逻辑表述不完全产生的。异同： 1 、 latch 由电平触发，非同步控制。在使能信号有效时 latch 相 ...; 3524 5 0 5

用户554547 2009-9-9 22:55: 状态机设计; 状态机设计 ?xml:namespace prefix = o ns = "urn:schemas-microsoft-com:office:office" / FSM 简介： FSM 分两大类：米里型 ...; 6448 4 1 5

用户547892 2009-9-9 19:19: FPGA培训-Xilinx第二十九期FPGA技术研修班（xilinx初级）; 一、课程简介: 这是一个为期四天的课程，包括逻辑设计部分、数字信号处理部分和嵌入式部分。课程定位于FPGA设计技术初学者，课程内容 ...; 1910 1 0 1

用户554547 2009-9-9 14:29: 用verilog编写的多功能数字钟; /* 信号定义： clk：标准时钟信号，本例中，其频率为4Hz； clk_1k：产生闹铃音、报时音的时钟信号，本例中其频率为1024Hz； mode：功能控制信号；为0：计时 ...; 4964 4 0 4

用户534970 2009-9-8 16:07: Altera系列FPGA的命名规则; Altera系列FPGA的命名规则如下：工艺+版本+型号+LE数量+封装+器件速度。举例： EP2C20F484C6 EP 工艺 2C cyclone2 （S代表stratix。A代表arria) ...; 3332 14 0 14

ash_riple_768180695 2009-9-6 08:26: 下载OPENCORES代码的CVS命令——升级到SVN; 今天 riple 尝试从 OPENCORES 上下载了一个创建VHDL testbench的Project: vhld_tb。 OPENCORES提供 ...; 6208 8 0 8

用户143696 2009-9-6 00:11: synplify9.62; http://rapidshare.com/files/138894553/Synplicity.Synplify.Premier.v9.4.with.Identify.v3.0-Lz0.part1.rar.html http://rapidshare.com/files/138896273 ...; 3783 7 1 8

ash_riple_768180695 2009-9-5 19:15: When PRBS meets Scilab; PRBS PRBS generator runs at 1.5 Gbps 给出了串行和并行实现方式。 PRBS code for Simulation 用于仿真的Verilog代码，我怀疑这一串行实现方式的时序性能 ...; 4462 5 0 5

ash_riple_768180695 2009-9-5 19:13: When TL1 meets Expect; TL1 Transaction Language 1 From Wikipedia, the free encyclopedia Beginner's guide to TL1 TL1 Tutorial Expect Expect From Wikipedia, the free ...; 3128 2 0 2

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