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一、开箱 Verilog HDL是硬件描述语言，用文本形式来描述数字硬件的结构语言和我们常见的C语言有所不同。 硬件架构上，常常使用FPGA+ARM的形式。用Verilog HDL语言搭建逻辑电路，就像磊积木一样用逻辑门电路去搭建你想要实现的硬件， 比如RS触发器、T触发器等逻辑功能电路；再用C语言去控制处理这些逻辑功能形成的结果。 二、浅读体会 本来拿到书数会以为是直接讲解 Verilog HDL语言。翻开书 第一章 再讲数字电路的基础内容，包括二进制及数码转换、 逻辑门电路、组合逻辑电路。这都是要完成FPGA功能所需要的基础内容。很细节。 第二章 没有过多赘述，讲解了硬件描述语言。 Verilog HDL语言基本结构、仿真软件介绍、语法。 第三章 则讲述接下来的实际应用。常用组合逻辑电路原理讲解，并且用 Verilog HDL语言搭建逻辑电路。实际中的一些运算 和运算优先级的讲解。很有意思的是，我居然在这本书上找到了课后题。这也说明这本书是教学用书，而且是在实际教学中检验过 的教材。 第四章 对于基本用到的锁存器和触发器功能原理做了详细的介绍。通过触发器搭建计数电路，用 Verilog HDL语言阐述做实 例。还有寄存器、带有时序的逻辑电路的实现。 第五章 生活 实际 例子， 交通信号灯的，实现 Verilog HDL 描述控制电路。 第六章 对于可编程逻辑器件的介绍，也就是FPGA内部架构以及IO做了介绍。 第七章 对 于开发软件安装以及使用的介绍，包括实际仿真信号。不过我买了Xilinx的ZYNQ7020开发板，我个人在这块 就开始要是用官方提供的开发软件 Vivado。 第八章 上升到系统功能的讲解，以一个个实例从怎么开始分析到最后怎么实现过程。相当于开发一个项目需要流程去规 范细化实现。 第九章 标准的接口，显示屏的驱动等实现。以整体的项目试验去新建完成。 第十章 前九章讲如何实现，这章讲到实现后的仿真及分析时序。主要讲信号的建立等分析方法。 三、以后计划 其实在拿到书之前有计划去学习FPGA，我也有买了FPGA的开发板。此书无疑让更有学习的途径去加强学习。

作者：陈娇、陈皓、刘朝晖 北京华兴万邦管理咨询有限公司 今天 5 月 30 日周一，中国移动在经过数月的招标测试之后，首批三万台 5G 小基站的招标结果将揭晓。无论最终花落谁家，业界对 5G 小基站带来的新生态和技术创新都充满了期待，这也将意味着 5G 网络建设和产业发展都将到达一个新起点。 回首过往，移动通信发展史上的每一次跃迁都为我们的现实生活带来了翻天覆地的变化。 3G 打开移动互联网时代， 4G 开启消费互联网时代，现在 5G 正在赋能万物智能互联时代。 5G 作为备受瞩目的新一代移动通信技术，相比前几代移动通信网络，具有更高速率、更大带宽、更低延迟，其发展势必是与新的经济结构转型和商业模式变迁相辅相成，同时半导体行业等基础产业的变化也会支持这些变革。 5G 是可以满足万物互联和泛在智能的通信技术的发展目标，能够打造以场景和用户特定信息需求为中心的服务导向型生态系统，让通信技术与未来的生活和工作深度融合并产生无限可能。这就意味着移动通信行业要在传统的“广覆盖 + 补盲”模式基础上，再加上“补热”及以后基础通信服务能力可选或者定制。 5G 网络的建设离不开广泛覆盖和 5G 宏基站的部署。根据国新办新闻发布会上工业和信息化部相关负责人公布的数据，今年一季度我国 5G 基站新增 13.4 万个，累计建成开通 155.9 万个， 5G 网络已覆盖全国所有地级市和县城城区。随着上百万 5G 宏基站的落地，基本解决了室外的连续覆盖和室内浅层覆盖，现在运营商正将更多的精力转移到细分场景的覆盖和需求满足上。 从覆盖到满足场景需求——备受关注的 5G 小基站招标 作为 5G 基站中的另一种类型， 5G 小基站（包括微基站、皮基站、飞基站）可以对宏基站形成有效补充，一方面增强室内覆盖深度，另一方面还能深入垂直行业的应用场景满足其需求。此外，小基站不仅在功耗和成本上具有极大的优势，而且运营商可以根据客户的需求进行灵活部署，以及提供可选的信息服务模式，可充分发挥对社会经济发展的促进作用。 几年前， 3GPP 这个全球性行业和标准组织为推进 5G 创新和应用落地，定义了 5G 的三大应用场景，即用于超高清视频和沉浸式元宇宙等高速度大流量移动宽带业务的 eMBB ，用于大规模机器互联等物联网业务的 mMTC ，以及支持诸如无人驾驶和工业自动化等低延迟业务的 URLLC 。但是在 5G 已经发牌三年后的今天，越来越多的行业人士发现要基于场景去高效满足用户需求，运营商可能需要用到 5G 小基站这种新式武器。 正是因为如此，从今年年初开始的中国电信和中国移动 5G 小基站招标测试才引起了行业内外的广泛关注。鉴于 5G 小基站的多方面优势和巨大的市场规模，国内外诸多厂商都在积极参与小基站相关产品的设计开发工作，助力 5G 小基站加快发展。 所以，北京华兴万邦管理咨询有限公司认为 5G 小基站并不是 5G 宏基站的缩减版， 5G 小基站本身也需要实现架构性的底层创新，才能避免传统宏基站的高成本、高功耗架构。将宏基站中大量使用的高性能 CPU 和大型 FPGA 替换为高性能的 SoC ，才能实现 5G 小基站的性能、价格和能效目标。我们以比科奇推出全球第一颗高性能的 5G 小基站基带芯片为例来进行分析。 比科奇（ Picocom ）推出的用于 5G 小基站的 PC802 基带芯片 比科奇（ Picocom ）作为一家 5G 小基站系统级基带芯片和运营商级软件提供商，一直致力于以技术创新驱动 5G 发展。 2021 年底，比科奇推出了其采用先进工艺的、一次流片成功的 5G 小基站基带芯片 PC802 ，今年又发布了其配套的物理层软件， PC802 芯片无缝支持集中式小基站和分布式小基站，同时支持 4G 、 5G 双模工作，还支持 3GPP R15 和 R16 ，并为后续演进预留了空间。 为什么是 PC802? 比科奇将市场需求与技术创新相结合，重磅推出的 PC802 基带芯片可实现以往需要多块 FPGA+CPU 芯片才能完成的强大的物理层功能，极大降低了 5G 小基站的复杂度、成本和功耗。基于 PC802 的解决方案可支持电信运营商、设备制造商、终端制造商、增值服务提供商以及产业生态伙伴去开发更高性价比和高能效的 5G 小基站产品，从而赋能智慧生活、智能制造、智慧交通、数字购物、远程医疗等诸多领域，使人们的工作和生活更加便捷和美好。 得益于自身产品的诸多优势， PC802 芯片一经推出就迅速得到国内外数十家小基站开发企业的青睐，为 5G 小基站加快开发提供了有效助力。在推出 PC802 基带芯片和软件后，比科奇继续加快创新落地应用的脚步。近日，比科奇又与 Radisys 共同推出了基于 PC802 芯片和 Radisys Connect RAN 5G 软件的 5G 小基站联合解决方案。 该解决方案是在 O-RAN split 7.2 架构基础上实现的，其使用在英特尔 x86 COTS 服务器上运行的 Radisys RAN 协议栈软件提供层二和层三（ L2 和 L3 ）处理，而安装在内插式加速板卡上的比科奇 PC802 芯片则运行层一（ L1 ）和开放式前传（ OFH ）的处理任务。 L2 和 L1 之间的接口符合标准的小基站论坛（ SCF ）的 FAPI 协议。 为什么是 PC802 这个问题现在已经得到了答案。在全球小基站联盟（ SCF ）最新公布的 2022 年度 SCF 小基站产业促进奖项中，比科奇的 PC802 芯片荣获 “ 小基站网络芯片及组件杰出创新金奖 ” ，这充分表明了业界对比科奇和 PC802 芯片的肯定。 如何给 SoC 和 ASIC 加上永不过时的灵活性？甚至更多 在移动通信技术的发展历程中， FPGA 技术一直得到广泛应用。在 3G 和 4G 设计中，系统的许多重要部分都采用了基于独立 FPGA 芯片设计。这一方面是因为 FPGA 作为一种可编程硬件具有很高的并行计算能力，另一方面则是因为标准和协议不断的演进，需要采用 FPGA 的可编程性来应对新的变化和需求。 在移动通信技术向 5G 甚至更远不断演进的同时， FPGA 技术也在不断的演进。一方面独立 FPGA 芯片出现了像 Achronix Speedster7t 这种在同一颗芯片里集成了可在全域运送大量数据的二维片上网络（ 2D NoC ）和加速数据处理的机器学习处理器（ MLP ）；另一方面可以被集成到 SoC 或者 ASIC 的高性能嵌入式 FPGA （ eFPGA ）也开始大行其道，为数据中心和通信行业带来了新一档灵活性。 当前，在 5G 设计的各个领域， FPGA 和 eFPGA 技术仍然大有用武之地。也就是说即使诸如比科奇的 PC802 这样的基带 SoC 可以为新一代 5G 小基站大幅度降低成本和功耗，但是在 5G 宏基站或者无线基础设施其他的层面上还在使用 FPGA ，而更新的模式是可以在各种 SoC 或 ASIC 中集成 eFPGA 而保持了应对标准和功能演进的灵活性。 我们以 Achronix 半导体公司为例，该公司作为全球唯一一家提供高端 FPGA 芯片和 eFPGA 半导体知识产权（ IP ）解决方案的独立供应商，一直努力和多家合作伙伴 开发各种通信和计算基础设施解决方案，包括开发基于 FPGA 和 eFPGA 的 5G 解决方案。例如， Achronix 正和 Napatech 、 Accolade 等公司合作开发用于智能网卡（ SmartNIC ）的 IP ，这些智能网卡可满足多种不同的 5G 需求。 Achronix 为客户的高性能 SoC 或 ASIC 提供的 eFPGA 单元 与独立 FPGA 相比，在 SoC 中集成 eFPGA 功能为 5G 设计提供了一种更灵活、可扩展、成本更低的理想解决方案。 Achronix 的 Speedcore™ eFPGA IP 架构包含了许多架构性增强功能，可显著提高性能、降低功耗并缩小芯片面积，从而最大限度地提高 5G RAN 设计性能，同时仍能满足这些新设计严格的功耗目标。 在未来， Achronix 这种独有的开发和销售独立 FPGA 芯片和 eFPGA IP 商业模式还将为 5G 等 ICT 基础设施行业带来巨大的价值，华兴万邦认为这是一种可以利用的新的硬件创新模式。 由于这些产品都采用了同一个开发工具，用户可以利用 Achronix 带有 2D NoC 和 MLP 的 Speedster®7t 独立 FPGA 芯片开发应用，并在应用的规模增加后利用 Speedcore eFPGA IP 来开发自己的 SoC 或者 ASIC ，其早期基于 Speedster7t 的开发成果可以便捷地移植到新的 SoC 或者 ASIC 上，以进一步降低成本和功耗，这种模式也可以用来满足 5G-A 和 6G 的需求，在标准演进和功能调整的同时去实现一些更前沿的新兴功能。 总结与展望 我们数字化、智能化的未来生活将基于云计算、大数据和人工智能来实现，而为应用场景提供良好的 5G 网络覆盖是支撑这一切的基础，因此 5G 基站建设异常重要。从目前运营商招标测试的进展来看， 在继续保持 5G 宏基站部署的同时，在今后几年内我们有望迎来 5G 小基站部署的高峰， 5G 技术创新定将不断涌现， 为我们开启美好的智慧生活提供强大助力 。

将终端用户设备连接到中央电信网络和云的无线接入网（ RAN ）和相关的核心网络层次结构，对于构建无处不在的蜂窝网络连接至关重要，它将扩大该技术所支持的应用场景的数量和广度。在制定开发和实施 5G RAN 和核心设备战略时，要对 5G 的要求有一个深层次的理解，并了解该技术将在何处、如何以及何时发展，有助于管理预期。 本文概述了 5G 标准和推广的现状，总结了 5G RAN 需要支持的全新的应用场景，并研究了标准的演进以支持更高的带宽和更多的应用场景。最后，本文还解释了开发人员如何利用 Achronix 现场可编程逻辑门阵列（ FPGA ）技术来应对他们面临的基本挑战 —— 通过一种节省成本、功耗和面积的方式，将部分处理工作负载从 CPU 卸载到基于 FPGA 的加速器上，从而支持 5G RAN 架构的优化。 5G 部署和宏观趋势 显然，现在 5G 不仅仅是用于手机连接的下一代蜂窝网络技术。 5G 和蜂窝网络连接技术的发展可赋能多个全新的应用场景，并为那些以前没有将蜂窝网络连接作为其产品组合一部分的公司开辟了新的商业机会。 5G 不再只是提供电信连接，而是成为了赋能其他各种应用场景的连接，诸如工业物联网、汽车、智慧城市和其他应用。 5G 旨在支撑家庭、城市和工厂中的数十亿个新器件（如摄像头和其他各种传感器）的连接，为医生和患者提供远程医疗支持，支持与 IT 技术的融合，并全面取代有线连接。 从根本上说， 5G 是一种比前几代技术更具频谱效率的蜂窝移动通信网络技术实现方案，具有显著增加的空中接口容量，结合波束形成 / 定向技术，以及聚合 4G 和 5G 信道的能力，所有这些都得到了很好的利用。 5G 基础设施部署开始增加，预计 5G 的采用速度比 4G 更快，移动网络运营商（ MNO ）推出的 5G 网络已覆盖 10 亿用户，这比 4G 达到类似水平提前了两年。 下表描述了引领未来技术发展和演进的宏观趋势。 表 1 ： 影响 5G 演进的宏观趋势 推动 5G 转型的构建模块 以前的 RAN 架构（ 2G 、 3G 和 4G ）是基于单块构建模块，逻辑节点之间很少有交互发生。然而，从新无线电（ NR ）研究的最初阶段开始，人们认为将 gNodeB 基站（ gNB ，即 NR 逻辑节点）在集中式单元（ CU ）、分布式单元（ DU ）和无线电单元（ RU ）之间拆分，将带来更多的灵活性。灵活的硬件和软件实现可支持更具可扩展性和成本效益的网络部署 —— 但前提是硬件和软件组件是可互操作的，并且可以与来自不同供应商的组件进行组合和匹配。 这种拆分化 split 架构（在集中式单元和分布式单元之间）支持对性能特征、负载管理、实时性能优化进行协调，并能够适应各种应用场景。这种拆分架构还提供了各种应用（如游戏、语音和视频）所需的服务质量（ QoS ），这些应用对传输有不同的延迟容忍度和依赖性，再加上诸如农村和城市等不同的部署场景也有不同的传输方式，例如光纤与无线。下图介绍了 5G 部署所需的主要构建模块。 图 1 ： 推动 5G 转型的构建模块 5G 不再只是一种 RAN ，而是需要包含从客户端到数据中心整个网络连接的技术。从历史上看，智能位于蜂窝网络的任一端，包括客户端、基站和核心网络。随着我们向万亿台互联设备迈进， MNO 无法再增加越来越多的容量，以便将数据从无线电传输到数据中心进行应用处理，然后再返回到客户端设备。例如，联网的图像传感器数量从今天的 4 亿只增加到 10 亿只，那么网络流量将从今天的大约 150 EB 增加到 400 EB 。 解决此资本支出问题的一种方法是在整个网络中更均匀地分配智能。这种变化需要分配更多的计算能力，以便能够做出更快、更有效的决策。例如，上图中标记为“多项接入边缘计算处理（ Multi Access Edge Compute Processing ）”的方框表示支持这种智能分配的附加类型。 上图中圈出的美元值显示了过去四年内在 RAN 和网络分层结构中设备支出的估计费用。无线通信网络本身的花费非常巨大，为研发支出的费用就高达 1200 亿美元。 上图表示了构成 5G 无线电网络的不同单元。为了支持从增强型移动宽带（ eMBB ）和大规模机器类通信（ mMTC ），到超高可靠、低延迟通信（ URLLC ）等一系列不同的 5G 应用场景，需要灵活地确定这些单元在网络中的物理位置。例如，该图表示分布式单元（ DU ）如何作为靠近无线电单元（ RU ）的独立单元，以支持 5G 的低延迟、更加实时性的需求，而对于 eMBB 等非延迟密集型应用， DU 可以与 CU 在类似 vRAN 的部署中位于同一位置。 这种对灵活性的需求促使那些用于这些设计的构建模块也要具有同样的灵活性，并支持这些设计以多种方式对共同的单元进行划分。 SoC 设计的多样性以及如何实现加速器功能是应对这些挑战的重要因素。 5G RAN 需要支持哪些应用场景？ 作为定义 5G 的第一步，国际电信联盟电信标准化局（ ITU-T ）确定了消费者、企业和行业现在和将来使用蜂窝网络的方式，然后 3GPP 开始实施所需标准的制定。作为 3GPP 所推动的新服务和市场技术推动者研究项目 SMARTER 项目的一部分，其团队确定了蜂窝网络当前和未来的先进应用场景以及所需的特性和功能。 除了一个名为固定宽带的类别外，该机构还定义了三类移动应用场景： mMTC 、 eMBB 和 URLLC 。虽然这些类别的名称并不是特别吸引人，但它们已成为行业标准术语： l mMTC —— 大规模机器类通信引入了对大规模的机器对机器交互的支持，包括电池供电的物联网设备。总的来说，这些设备需要相对较低的延迟、高度可靠的连接和高能源效率。其所面临的挑战是为数十亿台物联网设备提供可扩展性和一致的连接性，这些设备的通信频率相对较低、通信时间较短。广泛的覆盖范围和深入的室内穿透性是很重要的，同样低成本也是非常重要的。 l eMBB —— 如果 mMTC 主要是解决机器如何使用蜂窝网络，那么 eMBB 就主要解决人类如何使用蜂窝网络。此类应用场景包括 8K 视频流、沉浸式增强现实 / 虚拟现实（ AR/VR ）、互联交通信息娱乐和支持移动宽带连接的企业。该类别的关键要求是超高的频谱效率、极高的数据速率和超低的中断时间。 3GPP 的 R15 版本中定义的 5G NR 满足了所有这些要求。随着支持 5G NR 的基础设施开始扩展，这些应用场景变得更加广泛。这一类别可以被认为是发展和变革的结合，因为使用蜂窝网络进行连接的笔记本电脑并不完全是新事物，而沉浸式 AR/VR 和其他数据密集型应用在前几代蜂窝网络中并没有真正实现。 l URLLC – 作为一种服务，为超高可靠性、低延迟通信提供支持，是 5G 真正革命性的一个方面，因为它提供了在实际应用中尚未出现的性能等级。增加对 URLLC 的支持可实现智能交通等应用，包括能够在复杂的路况下导航并通过相互协作避免碰撞的车辆，以及与第四次工业革命相关的应用场景，包括时间关键型的工厂自动化等。它还包括远程医疗，其中包括测量生命体征并根据需要自动或半自动响应的设备，以及远程治疗，包括在救护车上、在灾难情况下或在偏远地区，根据远程医生的实时指导进行的手术。 在所有这些情况下，连接都需要非常稳定，并且需要以毫秒级或更低的端到端延迟速率运行。 3GPP 规范的 R16 和 R17 版本中定义了支持 URLLC 所需的主要功能。换句话说， URLLC 代表着 5G 的未来，即使这个未来只有几年的时间。 每个 3GPP 规范版本中都增加了各种功能，旨在解决这三个类别在不同方面的问题。在早期的规范版本中，已经解决了今天已经活跃或即将到来的特定应用场景，而未来的应用场景将在以后的版本中得到解决 —— 所有这些都是 5G 持续发展的一部分。 图 2 ： 5G 应用场景分类 满足 3GPP 的 R17 和 R18 版本要求的演进 5G 的演进发展带来了一系列新的标准，这些标准得到了参与 ETSI 3GPP 组织的多家公司的认同。但 5G 标准的演进可能带来哪些技术要求呢？ 下图显示了 3GPP 新标准制定过程的当前状态。当今 5G 网络中部署的设备主要由 3GPP 规范 R15 版本和 R16 版本中规定的技术组成。更先进的应用场景和由此产生的网络需求将由 3GPP 规范的未来版本（ R17 和 R18 版本）来满足。 今天， 3GPP 已经通过了 R17 版本（ Rel-17 ）工作的中点，并计划在 2022 年中期发布。与此同时，围绕 R18 版本（ Rel-18 ）目标范围的讨论正在顺利进行。 3GPP 将 Rel-18 及其后续版本称为 5G Advanced ，以确认该技术的发展。 Rel-17 的功能旨在提高现有和新应用场景的网络性能。这些新功能在下图中被分为三类： 空中接口和管理功能： l 上下拆分 L1 处理和卸载 – 用于上行和下行信道的 L1 内核加速 l 复杂的 L1 MAC 调度加速 l 频谱效率、波束管理和动态频谱共享 l 灵活的 DFE 处理 / 卸载 连接性和安全性： l eCPRI 卸载和处理（ Split 7.x DU/RU 灵活性） l 回传和安全卸载 l 网络处理和平衡，包括缓冲区和队列管理 计算和应用加速： l C 和 U 平面管理：在用户路径选择策略中的应用机器学习 / 人工智能（ ML/AI ） l 网络数据分析 l 将边缘计算托管放在更接近于无线电单元的地方 l 带机器学习的无线电和基于应用的处理 本文将在后面的章节中将对这些类别和特征进行更详细的讨论。 图 3 ： 3GPP 规范新版本时间表 Rel-18 或 5G Advanced （ 5G-A ）在 Rel-17 基础上更上一层楼，通过在无线电和网络层次结构中集成机器学习技术来提供更智能的网络解决方案，以支持新的更多的应用场景，并提高网络效率。具体到无线电方面的变化， Rel-18 （先进天线系统）是支持提高频谱效率的主要工具，进一步增强了波束形成和大规模多输入 / 多输出（ MIMO ），特别是在中频段和低于 6 GHz 的频谱中。 就 5G-A 的新应用场景而言，除了汽车和工业领域，还有国家安全和公共安全应用。在这些应用场景中，这些新功能可用于支持无人机的远程控制和恶意无人机检测等。 5G 网络分层结构和无线电 —— 下一代网络推动了对多样化解决方案的需求 有许多驱动因素影响着对平台多样性的需求。移动网络运营商一直希望将他们的网络建立在基于网络功能虚拟化（ NFV ）和软件定义网络（ SDN ）的技术上，并在商用现成（ COTS ）服务器上运行。然而， Achronix 认为单一的同质化设计无法满足 5G 发展的所有要求。不同的工作负载给网络带来了不同的压力，从而推动对不同解决方案的出现，以来满足这些需求。 新的架构将能够灵活地在集中式单元和分布式单元之间拆分和移动 5G NR 功能，这种架构带来的好处包括： l 更灵活的硬件实现方式，支持更具可扩展性、更具成本效益的解决方案。 l 能协调性能特征、负载管理、实时性能优化等功能，并根据应用场景启用 NFV/SDN 技术。 l 不同的部署场景可赋能 eMBB 、 uRLLC 和 mMTC 等不同的应用场景。反过来，这些不同的部署场景通过适应网络分层结构 / 架构（例如 ORAN ）的变化，以及通过网络切分等新功能动态分配网络资源，进而支持无线电技术的发展。 新的网络 / 功能切分可能会影响对不同设备和系统级芯片（ SoC ）选择的需求。 图 4 ： 应用场景、切分和多样性 上图显示了 3GPP 标准中规定的不同选项切分，以支持新兴的应用场景和相应的不同流量类型。该图显示了 L1 、 L2 和 L3 的不同 split ，以及在 CU 、 DU 和 RU 上相应地运行的不同功能。其中两个最受欢迎的选项是： l L2 Option 6 split ，这时上层功能被集中在网络中，但与无线电相关的特定流量调度和无线电链路控制被推向更靠近射频网络的位置。 l L1 Option 7.x split ，此时上层的 L1 处理被集中于 L2 和 L3 功能，只有下层 L1 Phy 功能被填充到 RU 中。 下图以图形方式展示了 5G NR 带来的挑战，即支持某些新天线配置所需的大量处理性能。图中左侧为具有 2 路发送和 2 路接收（ 2T2R ）的低频段（ 20 MHz ） MIMO 天线，右侧为具有 64 路发送和 64 路接收（ 64T64R ）的中频段（ 100 MHz ）天线。从低频段到中频段的演进支持更高的频谱通道，有可能实现频谱共享、双连接和 4G 载波聚合。这些中频段要求还需要支持低于 0.5 ms 传输间隔，以及需要大量的波束形成和定向处理。 因此，如下图所示，此时所需的计算能力，尤其是 L1 处理所需的计算能力，随着这些更高的带宽开始呈指数级增长。空中接口的第 1 层处理，以及管理中频段频谱波束形成和定向，需要比低频段部署更高的处理要求。 图 5 ： 5G 低频段和中频段频谱所需的处理负载（来源：爱立信博客） 为了满足 L1 处理负载的要求，业界必须考虑引入不同的异构解决方案，以高效地满足处理需求（从性能和功耗的角度来看）。再加上新的网络 / 功能 split ，这些新的解决方案可能会带来多样化的设备和 SoC 选项需求。因此，单一的同质化解决方案无法满足所有的 RAN 需求。 5G 设备的分布化推动了对灵活性和加速功能的需求 在 Rel-17 和 Rel-18 中提出的新要求推动了对更高灵活性，以及从单一 CPU 架构子系统中加速卸载负载的需求。下图显示了 5G 网络中的主要单元： RU 、 DU 和 CU 。对于这些单元中的每一个，都需要考虑如何利用由 CPU 、 DSP 和加速器（例如 GPU 、 FPGA 和 eFPGA ）构成的异构架构，来满足这些新设计的延迟、功耗、面积和成本目标。 网络运营商一直希望尽可能多地使用云原生、基于软件的技术来实现所有的 RAN 功能（基于 RAN 的集中式部署），并假设在基于 x86 或 Arm® 的 CPU 平台上运行的解决方案能够最大限度地提高灵活性。研究表明，对于低频段部署（大约 600-700 MHz ，服务带宽为 50-25 Mbps ），基带和控制可以在 CPU 平台上以最小量的加速卸载来提供服务。其结果是实现了集中的 DU 和 CU 功能，使用光纤连接到 RU ，在无线电中只有最少的处理功能。 在各种部署中，都可以利用一个 COTS 服务器来处理一个具有单个 CPU 内核的低频段单元的所有事务。对于这些类型的部署，将软件中的所有内容作为虚拟化或容器化工作负载运行，其性能、成本和功耗需求都是可行的。在这种情况下，从图中可以看出， DU 中的 L2+ 功能以及 L1 的大部分处理都可以与 CU 中的核心网络功能一起位于小型服务器中。 然而，随着各种部署转向 6 GHz 以下的中频段，如大约在 3.5 至 3.6 GHz 范围内，正如在前面的图中所看到的，无线电处理（包括 L1 模块中的基带功能和 L2 模块中的大部分功能）几乎呈指数级增长。在这种情况下，下行和上行处理负载会增加 20-40 倍。在没有加速功能的情况下，运行一个带有完整负载的中频段单元将需要超过 16 个 x86 内核。然而，这样一个系统的成本和功耗在商业上是不可行的，因此需要将某些 L1 层和 L2 层功能卸载到专用硬件中，其重要性在未来日益凸显 —— 硬件加速器要么位于 CU 中，要么分布在远程 DU 和 RU 中更接近于无线电接口的位置。 图 6 ： 5G 设备的分散化推动了对更高灵活性和加速功能的需求 除了 CNF/VNF 之外，这里列出的项目是从 x86 、 Arm 或 R5 CPU 子系统中卸载工作负载到硬件加速器的理想选择。一些示例如下： l 在盒子之间的接口上进行网络处理和分类管理，包括传输 / 后传 / 安全接口、 eCPRI 前传接口，或需要流量管理器、分类器等的地方 l L1 处理和波束形成是必须使用加速的另一个领域，可利用 DSP 或 eFPGA 技术或两者兼而有之来实现加速功能，这对实现吞吐量最大化和优化功耗至关重要。 此外，在 2025 年前，几乎所有 RAN SoC 的默认要求都可能是机器学习加速 —— 这一功能不仅可以应用于在 5G 上运行的应用场景中的学习和推理功能，还可以应用于 RAN L1 物理层的增强。研究表明， AI/ML 可以显著提高 L1 PHY 性能，其中第一个研究领域是 AI/ML 增强可以应用于波束管理、信道估算和预测。 5G Advanced 、 eFPGA 和 FPGA 加速 未来， FPGA 和 eFPGA 技术可用于 5G 设计的各个领域。正如前面所讨论的，在可编程性和计算效率之间总是存在着利弊权衡。虽然 CPU 提供了终极的可编程性，但基于图形处理器（ GPU ）、 FPGA 和专用集成电路（ ASIC ）的硬件解决方案总是提供更低功耗这一优势，但灵活性却大大降低。 从历史上看， FPGA 已被广泛用于前几代的蜂窝网络的设计中。在 3G 和 4G 设计中，系统的重要部分是围绕独立 FPGA 设计的。这些 FPGA 用于加速空中接口的某些功能，它们与基带单元上用于空中接口处理的 DSP 紧密结合。 FPGA 还用于 CPRI 连接的传输和安全接口、机箱接口和回传以及安全接口。 在 ASIC 中集成 FPGA 功能可使 5G 设计所面临的一些挑战得以解决。与独立 FPGA 相比，在 SoC 中集成 eFPGA 功能可以提供一种更低成本的解决方案，因为设计人员能够只选择嵌入所需的资源，同时减少了电路板面积、增加了封装和 I/O 。在与 CPU 和 DSP 资源紧密耦合的 SoC 上进行集成，可提供更高的带宽、更低的延迟和更低的功耗，同时还能随着规格的变化对已部署的设备进行实时现场升级，从而提高灵活性。 图 7 ： 5G Advanced ：用于异构计算加速的 eFPGA IP 和 FPGA 在上图中，红色方框说明了如何使用 Achronix eFPGA 和 FPGA 技术将灵活性集成到全新的 RU 、 DU 和 CU 设计中，其实现方式既可以是一个独立的器件、单片 SoC ，也可以在 chiplet 设计中作为其中一颗晶粒被封装在多芯合封模块中。 对于 CU 和核心 RAN 应用，可以使用一个或多个 FPGA 来支持非常高的数据速率和计算密度，以帮助服务器卸载各种面向特定的网络和无线电的工作负载。 Achronix 正在与该领域内的许多伙伴进行合作，他们正在开发有针对性的解决方案。 Napatech 和 Accolade 等公司正在开发面向智能网卡（ SmartNIC ）的 FPGA 半导体知识产权（ IP ）。这些 SmartNIC 可用于多种不同的 5G 需求，包括用于基于 vRAN 部署的 DU 。由此产生的设计包括用于网络、 PDCP 、安全（空中接口和回传）、 OVS 和 L1 卸载的技术。未来，这些解决方案很可能还将用于多接入边缘计算的机器学习推理，特别是无线电应用。 上图中的红色单元代表了 RU 和 DU 中的 eFPGA 功能，以及如何将一个或多块嵌入式 FPGA （ eFPGA ）逻辑块与 CPU 、 DSP 和存储子系统一起集成到 SoC 设计中。 在 SoC 上集成 eFPGA eFPGA 是集成到定制 SoC 或 ASIC 中的内核。该 IP 可以通过购买授权获得并使用，这类似于半导体设计中使用的其他 IP 。与独立 FPGA 的设计过程不同， eFPGA 设计人员可以根据其客户应用的需要，选择确切数量的逻辑、 DSP 和存储资源。在进入大批量生产时， eFPGA 还可通过取代独立的 FPGA 来降低系统成本、功耗和电路板面积。 Speedcore™ eFPGA IP 架构包含了许多架构性增强功能，可显著提高性能、降低功耗并缩小芯片面积。在选择 Speedcore eFPGA 时，设计人员可以选择架构性单元的最佳组合，包括： l 逻辑 – 6 输入查找表（ LUT ）及集成广泛的 MUX 功能和快速加法器 l 逻辑 RAM – 对于 LRAM2k ，每个存储块容量为 2 kb ；对于 LRAM4k ，每个存储块容量为 4 kb l 块 RAM – 对于 BRAM72k ，每个存储块容量为 72 kb ；对于 BRAM20k ，每个存储块容量为 20 kb l DSP64 – 每个单元块上带有 18 × 27 乘法器、 64 位累加器和 27 位预加器 l 机器学习处理器（ MLP ） – 每单元块上有 32 个乘法器 / 累加器（ MAC ），支持整数和浮点格式 在基于 SoC 的设计中集成 eFPGA 功能是一种理想的方式，可以提供一个灵活的、可扩展的平台，以最大限度地提高 RAN 设计性能，同时仍能满足这些新设计严格的功耗目标。集成 eFPGA 技术可以在提供独立 FPGA 所具有的优势之外，还可以提供一些额外的优势： l 与 CPU 或 GPU 方案相比，在相同的计算能力下，这些基于 eFPGA 的设计的功耗更低，并可灵活地增加和更改功能。 l eFPGA 的可重新配置特性提供了灵活性，以满足不断演进发展的标准，并可对已部署在现场的设备进行更新 l 一个低延迟、高能效、高度灵活的 eFPGA IP 块可以在多个 SoC 设计中重复使用 将 FPGA 功能与 CPU 、 DSP 和存储子系统紧密耦合也带来了优势。独立的 FPGA 芯片是通过它自己及其他芯片上集成的高速 SerDesS/PHY 与它们相连，它们都需要消耗电能。将 eFPGA 集成到 SoC 中，就可以消除设计中两侧芯片对 SerDes 接口的需求，并且只需要部署您实际需求所需的功能，因而在芯片面积上也当然有所节省。 设计人员可以选择集成单个或多个 eFPGA 实例，它们可以被集成在一颗 SoC 中的任何地方，其大小可以从几千个 LUT 扩展到几十万个 LUT 。这些 eFPGA 实例可以与 CPU 子系统紧密耦合，以高效地利用共享缓存和存储子系统来执行高性能、低延迟的任务。例如， Arm 提供的可 CHI-E 总线作为其架构的一部分，支持一致的网状互连，从而支持一些应用程序将 CPU 上的高负载卸载到 eFPGA 单元块中进行专项处理。 图 8 ： 使用 eFPGA 来满足 ASIC/SoC 中的 5G Advanced 功能： RU 、 DU （和 CU ）实现 Speedcore eFPGA 技术已经过量产验证。我们的客户已经为这些类型的应用提供了超过 1000 万个搭载该 IP 的器件，它们已被用于各种功能，包括支持 eCPRI 连接、后传和安全接口、用于数字预失真适应的无线电数字前端（ DFE ）算法功能卸载、波束形成卸载以及带有 Split L1 （ I/FFT 、 RACH 、 LDPC 等）的基带重新分隔。 eFPGA 作为 5G NR 功能的加速器 Achronix 的目标是使用 Speedster® 独立 FPGA 芯片和 Speedcore eFPGA IP 技术来满足 5G-A 和 6G 的需求。 Achronix 与合作伙伴一道致力于开发各种解决方案，以应对影响 5G 发展所面临的当前和长期趋势。 Achronix 的技术可以提供的一些优势包括： l 用于加速各种 5G 工作负载的高性能架构 ——Achronix 为每种功耗 / 面积预算提供高性能的解决方案，并支持 FPGA 和 eFPGA 技术以卓越的能效加速工作负载。 l 多样化的解决方案和生态系统 ——Achronix 支持设计人员可以自由地紧密耦合定制加速器，并为基于 eFPGA 和 FPGA 的环境提供补充操作。 Achronix 生态系统包括了广泛的合作伙伴，共同推动包括 eCPRI 、无线电卸载和芯片到芯片（ C2C ）互连等 5G 功能创新。 l 可从云扩展到无线电接口 ——Achronix 解决方案提供了为服务器卸载工作负载所需的性能，包括适用于 5G 应用的 FPGA SmartNIC 设计，以及通过 eFPGA 扩展性能来满足 RAN 中的吞吐量和功耗需求。此外，该架构可在其间的所有的点上进行扩展。 本文重点介绍了 5G 演进发展过程中面临的主要挑战： l 数据处理 —— 为实现更高的频谱效率并满足端到端的延迟要求， 5G RAN 需要在数据处理中执行更复杂的算法。在考虑这些算法的需求时，重要的是要在硬件和软件任务之间找到适当的平衡，以便系统达到其性能、功耗和成本的目标。对于从 CPU 子系统中卸载工作负载， eFPGA 是一种理想的选择。 l 部署场景—— 一种给定的 RAN 所支持的特定应用场景对整个系统有很大的影响，因为每个应用场景（ mMTC 、 eMBB 、 URLLC ）都有其独有的特点。一种方案可能不适用于所有场景。决定如何在不同的设备之间划分网络功能以支持给定的应用场景集可能会影响 RAN 设计。 l 无线电和频谱 —— 5G 使用更多的频谱，设备在低频段（低于 1 GHz ）、中频段（ 1 GHz 至 2.6 GHz 或 3.5 GHz 至 8 GHz ）和高频段（ 24 GHz 至 40 GHz ）运行。每个频段对边缘性能、容量、速度和延迟都有自己的一组要求。随着新的频谱资产可用，这些不同的要求需要由 RAN 系统来满足。 l 供应链和生态系统 —— 5G 正在以多种方式颠覆供应链。一些计划旨在减少对供应商的依赖，同时专有和开放软件平台的可用性也在日益增加。基础设施的支持等级也因地区而异。原始设备制造商（ OEM ）可能需要重新评估和修正他们的生态系统合作伙伴关系。 l 新兴标准 ——对 5G 标准演进的投资规模是巨大的，以支持新的应用场景和附加功能。特别是 Rel-17 和 Rel-18 将支持许多新的应用场景。除了 3GPP ，还有一些独立的行业组织，如电信基础设施项目（ TIP ）和 Open RAN 联盟（ O-RAN ），他们正在致力于 5G 运营和部署方面的工作。越来越多的人倾向于将 O-RAN 联盟作为推动接口规范发展的关键行业组织。 总结 无线接入网和 5G 网络分层结构将发生变化。将设备形态从今天的基带和无线电功能分散到单独的盒子中，将要求功能可能位于网络的多个不同部分，以支持不同的可选 split 项。未来，移动网络运营商将需要使用切分技术动态地划分网络功能。随着整个网络功能的虚拟化，使用运行在商用标准化（ COTS ）服务器上的容器化和虚拟化功能将变得非常普遍。然而， 5G 的成功取决于实现灵活的、可扩展的平台，其功耗、吞吐量和延迟是支持 L1 和天线中大规模 MIMO 的关键，尤其是在 RAN 中。在网络分层结构中，边缘计算等新功能将需要把机器学习功能推向更靠近无线电接口的位置。带有 CPU 和 DSP 功能的可扩展、异构 SoC 架构，加上其可将工作负载卸载到 FPGA 和基于 ASIC 、 SoC 、 ASSP 的 eFPGA 上的加速能力，将因为可满足近期和中期的 5G 规范变化而被广泛采用。 总之， eFPGA IP 是应对这些新设计挑战的关键要素，这是因为它具有可扩展功能，用以满足 3GPP R17 和 R18 即 5G Advanced 和 6G 中的新规范，以及实现 一些尚未可知的功能。

UART介绍 简介 通用异步收发器（Universal Asynchronous Receiver/Transmitter），既UART 时序 根据时序图可以了解到： 1. uart在空闲的时候是高电平 2. 当突变为低电平或者有一个下降沿，则是告知接收方uart要传数据了 3. 这里实现为8bit数据传输，当数据传输完成，在1或1.5或2个时钟周期内将传输线拉高，表示停止传输 UART之RX实现 状态转移图 源代码 状态转移实现 always @(*) begin case (state) IDLE:begin if(rx_pin==1'b0) nextstate <= START; else nextstate <= IDLE; end START:begin if(cycle_cnt == CYCLE_CNT_MAX-1)//当一个BIT周期后，接收数据 nextstate <= REC_BYTE; else nextstate <= START; end REC_BYTE:begin if(cycle_cnt == CYCLE_CNT_MAX-1&&bit_cnt==4'd7)//8位数据接收完成，跳转到检测停止位 nextstate <= STOP; else nextstate <= REC_BYTE; end STOP:begin if(cycle_cnt == CYCLE_CNT_MAX/2-1)//半个bit周期，检测到停止位，将接收的数据发送到其他模块 nextstate <= DATA; else nextstate <= STOP; end DATA:begin //一个时钟周期后模块进入空闲态 nextstate <= IDLE; end endcase end 时序描述 //周期计数，既系统时钟内每个BIT所需要的周期数，通过波特率可计算出最大计数值 always@(posedge clk or negedge rst_n) begin if(rst_n == 1'b0) cycle_cnt <= 16'd0; else if(state == REC_BYTE && (cycle_cnt == CYCLE_CNT_MAX-1||nextstate != state))//只需要在开始接收数据时开始计数，所以前提条件是状态在REC_BYTE，而且如果计数值达到最大值或者在状态跳转的时候都需要将计数值清零 cycle_cnt <= 16'd0; else cycle_cnt <= cycle_cnt + 16'd1; end //位计数，以确认接收的位数 always@(posedge clk or negedge rst_n) begin if(rst_n == 1'b0) bit_cnt <= 4'd0; else if(state == REC_BYTE) //仅在接收数据状态时进行位计数 if(cycle_cnt == CYCLE_CNT_MAX-1) bit_cnt <= bit_cnt + 4'd1; else bit_cnt <= bit_cnt; else bit_cnt <= 4'd0; end //数据接收 always@(posedge clk or negedge rst_n) begin if(rst_n == 1'b0) rx_data_r <= 8'd0; else if(state == REC_BYTE && cycle_cnt == CYCLE_CNT_MAX/2-1) rx_data_r <= tx_pin; else rx_data_r <= rx_data_r; end //将数据传输给其他模块 always@(posedge clk or negedge rst_n) begin if(rst_n == 1'b0) rx_data <= 8'd0; else if(state == STOP || nextstate != state) rx_data <= rx_data_r; end //接收完成标志 always@(posedge clk or negedge rst_n) begin if(rst_n == 1'b0) rx_done <= 1'b0; else if(state == STOP ) rx_done <= 1'b1; else rx_done <= 1'b0; end UART之TX实现 实现TX就不用三段式状态机这么麻烦了，直接用序列机完全就可以了 模块使能或者说发送请求 always@(posedge clk or negedge rst_n) begin if(rst_n == 1'b0) tx_en <= 1'b0; else if(tx_req_pos == 1'b1) tx_en <= 1'b1; else if(bit_cnt == 4'd11) tx_en <= 1'b0; else tx_en <= tx_en; end 周期计数、位计数 //周期计数，既系统时钟内每个BIT所需要的周期数，通过波特率可计算出最大计数值 always@(posedge clk or negedge rst_n) begin if(rst_n == 1'b0) cycle_cnt <= 16'd0; else if(tx_en) if(cycle_cnt == CYCLE_CNT_MAX-1)//当模块使能时，开始计数，计数到最大值再从零开始 cycle_cnt <= 16'd0; else cycle_cnt <= cycle_cnt + 16'd1; else cycle_cnt <= 16'd0; end //位计数 always@(posedge clk or negedge rst_n) begin if(rst_n == 1'b0) bit_cnt <= 4'd0; else if(cycle_cnt == 16'd1) //如果计数到最大值bit_cnt累加的话，那么数据发送需要多等一个bit周期 bit_cnt <= bit_cnt + 4'd1; else if(bit_cnt == 4'd11) bit_cnt <= 4'd0; else bit_cnt <= bit_cnt; end 发送数据 always@(posedge clk or negedge rst_n) begin if(rst_n == 1'b0) tx_pin_r <= 1'b1; else case(bit_cnt) 0:tx_pin_r <= 1'b1; //这里需要避免bit_cnt=0的时候发送起始位，因为当复位的时候bit_cnt的值是零的，会在复位时就已经发出了起始位，而导致接收端的误判和发送的时序紊乱 1:tx_pin_r <= START_BIT; 2:tx_pin_r <= send_data ; 3:tx_pin_r <= send_data ; 4:tx_pin_r <= send_data ; 5:tx_pin_r <= send_data ; 6:tx_pin_r <= send_data ; 7:tx_pin_r <= send_data ; 8:tx_pin_r <= send_data ; 9:tx_pin_r <= send_data ; 10:tx_pin_r <= STOP_BIT; default: tx_pin_r <= 1'b1; end

创龙科技TL570x-EVM是一款基于TI Sitara系列AM5708 ARM Cortex-A15 + 浮点DSP C66x处理器设计的异构多核SoC评估板，由核心板和评估底板组成。 核心板经过专业的PCB Layout和高低温测试验证，稳定可靠，可满足各种工业应用环境。 评估板接口资源丰富，引出双路PRU百兆网口、千兆网口、USB 3.0、CAMERA、GPMC、HDMI、 PCIe等接口，方便用户快速进行产品方案评估与技术预研。 图 1 评估板正面图1 图 2 评估板正面图2 图 3 评估板斜视图 图 4 评估板侧视图1 图 5 评估板侧视图2 图 6 评估板侧视图3 图 7 评估板侧视图4 典型应用领域 运动控制 工业PC 机器视觉 智能电力 视频监测 软硬件参数 硬件框图 图 8评估板硬件框图 图 9 评估板硬件资源图解1 图 10 评估板硬件资源图解2 硬件参数 表 1 CPU CPU：TI Sitara AM5708 1x ARM Cortex-A15，主频1GHz 1x DSP C66x，主频750MHz，支持浮点运算 2x IPU(Image Processing Unit)，每个IPU子系统含2个ARM Cortex-M4核心，共4个ARM Cortex-M4核心 2x PRU-ICSS，每个PRU-ICSS子系统含2个PRU(Programmable Real-time Unit)核心，共4个PRU核心，支持EtherCAT等协议 1x IVA-HD Video Codec，支持1路1080P60 H.264视频硬件编解码 1x SGX544 3D GPU图形加速器 1x GC320 2D图形加速器 ROM 4/8GByte eMMC RAM 512M/1G/2GByte DDR3 512KByte On-Chip Shared Memory B2B Connector 2x 70pin公座B2B连接器，2x 70pin母座B2B连接器，共280pin，间距0.5mm，合高4.0mm LED 2x 电源指示灯（核心板1个，评估底板1个） 5x 用户可编程指示灯（核心板2个，评估底板3个） KEY 1x 电源复位按键 1x 系统复位按键 2x 用户输入按键 SD 1x Micro SD接口 RTC 1x RTC座，适配纽扣电池ML2032（3V可充）、CR2032（3V不可充） Ethernet 1x RGMII，RJ45接口，10/100/1000M自适应 2x PRU MII，RJ45接口，10/100M自适应 USB 1x USB 2.0 DRD(Dual-Role-Device - Host or Device)，Micro USB接口 2x USB 3.0 HOST接口 CAN 2x CAN，3pin 3.81mm绿色端子方式 UART 1x Debug UART，UART3，Micro USB接口 1x RS232 UART，UART1，DB9接口 1x RS485 UART，UART2，3pin 3.81mm绿色端子方式 PCIe 1x PCIe Gen2，一个双通道端口，每通道最高通信速率5Gbps，x4插槽连接方式 CAMERA 1x MIPI CSI-2 CAMERA，15pin FFC连接器，间距1.0mm DISPLAY 1x HDMI OUT接口 1x LCD RES电阻触摸屏接口，40pin FFC连接器，间距0.5mm Watchdog 1x Watchdog，3pin排针方式，间距2.54mm，通过跳线帽配置 POWER MONITOR 1x SOM POWER MONITOR，I2C接口，可实时读取核心板功耗值 1x TOTAL POWER MONITOR，I2C接口，可实时读取评估板功耗值 FAN 1x FAN，3pin排针端子，12V供电，间距2.54mm IO 1x IDC3简易牛角座，2x 25pin规格，间距2.54mm，包含GPMC、GPIO等拓展信号 1x 排针扩展接口，2x 15pin规格，间距2.54mm，包含SPI、UART、I2C、McASP、NMI等拓展信号 JTAG 1x 14pin TI Rev B JTAG接口，间距2.54mm BOOT SET 1x 5bit启动方式选择拨码开关 SWITCH 1x 电源摆动开关 POWER 1x 12V2A直流输入DC-417电源接口，可适配外径4.4mm、内径1.65mm电源插头 软件参数 表 2 ARM端软件支持 Linux-RT 4.9.65，Linux 4.9.65 DSP端软件支持 TI-RTOS CCS版本号 CCS7.4 图形界面开发工具 Qt 双核通信组件支持 IPC 软件开发套件提供 Processor-SDK Linux-RT、Processor-SDK TI-RTOS 驱动支持 SPI FLASH DDR3 PCIe eMMC MMC/SD USB 3.0 PWM USB 2.0 LED KEY RS232 RS485 HDMI OUT DCAN eCAP RTC I2C Touch Screen LCD(Res) USB CAMERA USB WIFI USB 4G USB Mouse NMI 开发资料 提供核心板引脚定义、可编辑底板原理图、可编辑底板PCB、芯片Datasheet，缩短硬件设计周期； 提供系统固化镜像、内核驱动源码、文件系统源码，以及丰富的Demo程序； 提供完整的平台开发包、入门教程，节省软件整理时间，让嵌入式应用更简单； 提供详细的DSP + ARM架构通信教程，完美解决异构多核开发瓶颈。 开发案例主要包括： 基于Linux的应用开发案例 基于Linux-RT的应用开发案例 基于TI-RTOS的开发案例 基于IPC、OpenCL的多核开发案例 Acontis EtherCAT主站开发案例 IgH EtherCAT主站开发案例 PRU电机控制开发案例 基于H.264视频的硬件编解码开发案例 基于GPMC的ARM与FPGA通信开发案例 基于AD7606的多通道AD采集开发案例 4G/5G通信测试案例 电气特性 工作环境 表 3 环境参数 最小值 典型值 最大值 核心板工作温度 -40°C / 85°C 核心板工作电压 / 5.0V / 评估板工作电压 / 12.0V / 功耗测试 表 4 类别 工作状态 电压典型值 电流典型值 功耗典型值 核心板 状态1 5.0V 0.56A 2.80W 状态2 5.0V 1.02A 5.10W 评估板 状态1 12.0V 0.54A 6.48W 状态2 12.0V 0.70A 8.40W 备注： 功耗测试数据与具体应用场景有关，测试数据仅供参考。 状态1 ：系统启动，评估板不接入外接模块，不执行额外应用程序； 状态2 ：系统启动，评估板不接入外接模块，ARM端运行DDR压力读写测试程序，ARM Cortex-A15核心的资源使用率约为100%，DSP端运行FFT测试程序。 机械尺寸 表 5 核心板 评估底板 PCB尺寸 36mm*58mm 130mm*180mm PCB层数 8层 4层 PCB板厚 1.6mm 1.6mm 安装孔数量 4个 4个 图 11 核心板机械尺寸图 图 13 评估底板机械尺寸图 产品订购型号 表 6 型号 CPU CPU主频 eMMC DDR3 TL5708-EVM-A2-1000-32GE8GD-I-A2 AM5708 ARM:1000MHz DSP:750MHz 4GByte 1GByte TL5708-EVM-A2-1000-32GE4GD-I-A2 AM5708 ARM:1000MHz DSP:750MHz 4GByte 512MByte 备注： 标配为TL5708-EVM-A2-1000-32GE8GD-I-A2，其他型号请与相关销售人员联系。 型号参数解释 图 14 评估板套件清单 表 7 名称 数量 备注 TL570x-EVM评估板 1个 / 12V2A电源适配器 1个 赠品 资料光盘/U盘 1套 赠品 Micro SD系统卡 1个 赠品 读卡器 1个 赠品 Micro USB线 1条 赠品 直连网线 1根 赠品 Micro OTG转接头 1个 赠品 HDMI线 1根 赠品 散热器 1个 赠品 风扇 1个 赠品 技术服务 协助底板设计和测试，减少硬件设计失误； 协助解决按照用户手册操作出现的异常问题； 协助产品故障判定； 协助正确编译与运行所提供的源代码； 协助进行产品二次开发； 提供长期的售后服务。 增值服务 主板定制设计 核心板定制设计 嵌入式软件开发 项目合作开发 技术培训