本文设计并实现了 AES-RSA 混合加 解密算法，并结合 ZYNQ-7000 系列 FPGA 芯片设计了相关验证系统对混合加解 密模块进行功能仿真和验证。 首先，选取 DES、AES、RSA 三种不同类型的加解密算法，分别用 C 语言实 现其加解密功能，再用 Verilog 语言重现 AES、RSA 两种算法的加解密模块，将设 计完成的两个加解密模块导入 Vivado 仿真软件中，进行模块功能的仿真测试。基 于已经设计并实现的 AES、RSA 加解密模块，编写 AES-RSA 顶层模块，通过定义控制信号和数据信号的传输将两个模块组合，设计出 AES-RSA 混合加解密模 块。