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  • 2021-8-13 14:06
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    趋势分析 | 高速接口的演进与未来
    在电子产品发展的过程中,高速接口的演进让消费者在使用上越来越方便,从早期由不同厂商主导的多样化硬件接口,到现在由各个主要协会带领整合所有会员的贡献、制定共同标准,在这些共同标准中又有许多功能可选择性支持,让产品基于不同市场能被弹性应用。下面就让我们来看看高速接口的演进与未来趋势。 » 影音传输接口的演进 早期计算机不普及,显示应用主要在电视接口为模拟讯号的AV端子及S端子,1990年计算机开始发展,计算机屏幕与电视慢慢变成显示市场的两大主流,分辨率提高的要求下由VGA到DVI与HDMI,从模拟转变为数字讯号,而HDMI的发展主要由电视影音相关领域的品牌所主导,一个是连接天线、机顶盒、播放器、或游戏机远距离观看,另一个为连接计算机近距离使用,在功能与要求差异的推动下,2006年VESA提出DisplayPort架构,与HDMI成为屏幕两大主要接口,但HDMI仍旧为电视的主要接口。 DisplayPort 1.3的推出让数据带宽来到的32.4Gbps,也迫使HDMI必须往上增加带宽,支持更高分辨率与更新率,因此在2017年推出HDMI 2.1 (48Gbps);USB-IF以及VESA在取得Intel授权Thunderbolt技术后,在Type C 接口上推出DisplayPort 2.0 (80Gbps) ,最高可支持16K@60Hz,并且可与USB4的数据流同时传输,让DisplayPort在计算机周边广泛被应用,但在电视领域生态链的采用率仍然偏低,主要原因是VESA与HDMI分属不同生态系与组织,背后有不同的大厂支持,已不单纯是技术与功能考虑,而是大厂对于市场的影响力。 图1:影音传输接口的演进 » 传输接口发展 接下来我们从另一个角度来看看技术的演进,由下图可以看出拉高传输速度的领头羊就是PCIe,近20年的电子发展CPU、GPU或各式各样的核心处理器主流都是应用PCIe作为IC对外的主要传输总线,因为IC设计能力提升,加上半导体制程进步使得PCIe1由2.5Gbps per lane到现在PCIe6的64Gbps per lane;但PCB的材质也渐渐地走到了可量产的物理极限,所以在传送端与接收端的补偿机制如Pre-amp、Pre-shoot、amplitude negotiation、CTLE、FFE、DFE等技术的导入都是为了克服PCB板材与Cable线材的损耗。 我们也观察到SATA与SAS这类的储存应用界面正被PCIe直接取代,因为SSD的崛起,架构上让PCIe直通、减少其他IC的桥接、简化设计;加上Thunderbolt、USB、DisplayPort这些界面都融合到Type C上,界面应用的整合虽然对消费者来说是非常方便的,把影像、声音、数据、控制与电源全部整合,但对于IC与产品开发者却要花费更多的资源与时间去验证各式各样排列组合的兼容性,这也是协会与认证实验室的重要性,确保大家有一致性的作法,让成千上万的产品到消费者手上皆能被正常使用。 图2:高速传输接口的演进 谈到接口的未来发展,大家可以想想IEEE802.3,他是网络通讯的基石,技术上是走在高速接口的前端,如下表Ethernet最高已经到112Gb/s,单纯用NRZ架构一次传一个bit已不够用,所以有了PAM架构让数据可以一次传2个bit以上,因为频率已无法再提升,因此只能用电压幅值大小的区别来传送更多数据量,数据协议也不在底层架构下区分,以上特征即是未来接口发展的趋势。上面有提到USB4和DisplayPort 2.0应用到Thunderbolt的技术,如果大家了解Thunderbolt的CIO ( Converged-IO ) Protocol,它早期的传输速度是10.3125 Gb/s与20.625 Gb/s,还有装置识别用相似于IP的概念,没有区分数据型态皆可用Tunneling方式承载,这些都跟Ethernet技术类似。也就是说Data Center的技术应用走得最快但相对成本高,成熟后会应用到消费性电子。 表1 随着云端数据库的蓬勃发展,可以预见大多数终端产品不需具备强大功能,只需注重在输入接收如录像及拍照,还有输出呈现如画面声音播放有足够的处理能力,大量数据储存与运算能力可以藉由Data Center来完成;所以Data center无论有线无线的网络通讯都需要在硬件技术飞速成长,以符合越来越多云端应用以及海量数据的智能运算,因此量子计算机技术的发展以及6G星链的讨论都是为强大的Data Center预做准备,当然,随即延伸而来的资安黑客问题,就是另一个大家关心的话题了。 图3:高速传输接口的演进 作者 GRL大中华区总经理 庄益林 Alan Chuang 具仪器业界超过七年的服务经验,熟悉各传输界面技术与应用,现担任GRL大中华区总经理,负责大陆区与台湾区三个实验室的业务拓展与未来发展目标。
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    2021-5-11 13:45
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    新式待命模式 – Modern Standby 解析与实测案例分享
    何谓新式待命模式– Modern Standby? 系统待命在系统电源管理中是不可或缺的一部分 , 如何在有限的电池容量里取得使用时间的平衡是一个重要课题 。举例来说,没有在使用系统时,透过让系统进入待命模式来有效控制电量耗损并延长使用时间;从待命模式中回复到正常操作环境,也比从执行关机后再开机的等待时间短。 「新式待命模式」就是一种以传统待命模式(S3)所发展出来的待命状态,这个概念最早从Windows 8开始,当时称为「Connected Standby」,经过OS操作系统的改版升级,Windows 10时代发展为「Modern Standby」 。新式待命的概念主要是提供实时回复的用户体验,让系统可以从待命中快速回复到正常操作状态。 这个想法类似生活中的智能型手机,屏幕解锁后马上可以使用,当屏幕关闭时,背景持续保持网络连接,能收信、接收通讯软件的即时消息。 新式待命透过背景保持网络连接并透过新的省电技术控制,在范围内维持软件运作,软硬件方面透过ACPI低电源闲置(Low Power Idle)的基础架构系统,支持Power Engine (PEP),D3装置电源状态支持等等,无论是传统搭配旋转式储存媒体(HDD)或是混合式储存媒体(SSD+HDD)的系统都可以支持新式待命。 新式待命模式 VS. 传统S3 和传统S3相比,新式待命模式的最大的差异是背景中 维持网络连接 ,当系统进入新式待命时,系统会透过一系列的步骤来确认,透过优化相关行为来延后非系统关键功能(例如IO input),或是非现代待命相关的唤醒,并监控网络活动、电子邮件等; 当系统都没有相关活动时,会进入「最深的运行时间闲置平台状态」(DRIPS),在这个状态则是最佳省电模式 。 新式待命模式优点 和传统S3相比,系统唤醒时间和回复较快,并且比S0更加节省电力,我们可从下图来看: 图1:系统状态与回复时间 图2:系统状态与电力消耗 以平台支持度来说,从Ice Lake大约70%左右的系统支持Modern Standby ,到Tiger Lake平台已经接近全面性支持Modern Standby。 确认手上的系统是否支持 Modern Standby的方法很简单,可以透过Command Prompt (CMD)简单输入一串指令:「powercfg /a」,按下Enter键后,在 「Standby list」如果出现「S0 Low Power Idle」表示系统可以完整支持(参考图3),享受现代待命带来的用户实时体验: 图3:S0 Low Power Idle 储存媒体与新式待命的关联 以系统储存媒体支持方面来看,可以分几个面向: 最常见的 SATA SSD ,支持Device Sleep (DevSlp),可以在待命中有效增进电池寿命 主流储存媒介 NVMe (PCIe) ,透过支持PCIe Power State L1.2,可以将储存媒体更有效进入低电源模式。 混合式储存媒体(SSD+HDD)可以透过将数据存放在Flash中,来加速回复时间和达到节省旋转头的省电需求; 而传统旋转式储存媒体(HDD)在支持Modern Standby时,通常会透过加大快取(HDD Buffer)的方式,因为转头磁头的读写速度,会因为写入组件的移动时间而影响到回复(Resume)时间,加上旋转头旋转会增加电量的耗损。 总结来说,支持Modern Standby并不需要一个相对高规的硬件需求,现有硬件即可以有效支持。 Modern StandbyServices 为确保相关组件模块能够符合规范,Intel与Microsoft以Intel参考验证平台(Intel Reference Validation Platform, RVP)与各项组件制定了相对应的现代待命认证规范以及认证测试(Modern Standby Compliance Process)。 认证种类请参考表1: 表1:Device Categories 实际测试Modern Standby的功能与耗电案例 现代待命认证测试 – Modern Standby中有量测进入Low Power之后设备所消耗的电力,ACPI 定义D3当系统闲置时就会进入睡眠模式,这部分又分别为「D3 cold」与「D3 hot」,这两个都属于Modern Standby Power Status,D3 cold相对D3 hot的状态来说,为更加省电的状态,基本上在这个状态都是电源完全移除,而进入深眠的设备会消耗掉多少系统电力也攸关到整机的电池寿命。 Modern Standby很重要的一个项目是回复时间,在这部分的规范是要在1000ms内将系统回复,如此一来才能提供使用者一个良好的操作感受。为使读者更加清楚,我们利用主流NVMe储存媒体来说明这些关键因素: 1.【NVMe – D3Hot】 以实测案例来看,进入D3后Power measured (mW) 平均值仅有1.5mW, Exit Average Latency规范要在1000ms之内,以NVMe的来看450ms就可以从睡眠模式中唤醒,透过的PCIe的NVMe储存媒体这部分也符合用户的实时体验,当使用者按下电源1秒内系统就可以正确唤醒并开始使用。 表2:NVMe-D3Hot 2. 【NVMe – D3Cold】 以实测案例来看,进入D3后Power measured (mW) 平均值为0mW(<1mW), 以NVMe来看,这部分几乎没有消耗掉系统电量,Exit Avg Latency为500ms来观察NVMe和D3 hot完全没有消耗电量的睡眠模式仅多花50ms的时间就可以从睡眠模式中唤醒,不但省电而且一样快速。 表3:NVMe-D3Cold 总结来说,现代待命透过软硬件的支持,提供了快且实时的系统回复;特别是电量耗损,更加让人放心。透过新世代技术,待命模式下仅有消耗微弱电量,让系统能提供用户更长的使用时间。
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    2019-8-15 11:16
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    32位存储器写任务
    完成剩下的DS端口模型任务函数学习,本文来看看存储32bit写,首先复习下32-bit地址存储器写TLP的头部格式,如下图所示: 图1:32位地址存储器写TLP头部格式 接下来我们来看DS端口模型里是如何使用这个函数的,在启动DMA操作之前都需要对DMA进行复位,这时候需要Host使用存储写操作往设备控制状态寄存器使能复位,具体实现代码如下(下述代码先写1启动复位,再写0,释放复位): DATA_STORE = 8'h01; //reset DATA_STORE = 8'h00; DATA_STORE = 8'h08; //data width path DATA_STORE = 8'h14; //fpga family TSK_TX_MEMORY_WRITE_32(DEFAULT_TAG,DEFAULT_TC, 10'd1,BAR_INIT_P_BAR +8'h00, 4'h0, 4'hF, 1'b0); TSK_TX_CLK_EAT(10); DEFAULT_TAG = DEFAULT_TAG + 1; DATA_STORE = 8'h00; //reset TSK_TX_MEMORY_WRITE_32(DEFAULT_TAG,DEFAULT_TC, 10'd1,BAR_INIT_P_BAR +8'h00, 4'h0, 4'hF, 1'b0); TSK_TX_CLK_EAT(10); DEFAULT_TAG = DEFAULT_TAG + 1; 至于BMD各个设计描述寄存器请查阅xapp1052文档,这里给出各个寄存器地址的截图: 图2:BMD设计描述寄存器地址 ( 注 :很重要,对于初学者来说,理解PCIe应用里各种地址有点困难。图2中寄存器地址是FPGA逻辑为DMA操作定义的寄存器,DMA引擎依据这些寄存器来采取对应的操作,这些寄存器可以通过存储器读写来进行访问。而配置寄存器则是与PCIe核相关,这些寄存器的相对地址和这里的寄存器地址甚至名称都可能一样,但是完全不是一个概念,配置寄存器只能通过Type0/1配置寄存器读写程序访问,且一般是驱动程序发起,电脑上电时BIOS也会发起。) 个人理解,上述寄存器用户可以随意定义,前提是要知会驱动程序以及软件设计人员,上中下层级协调一致即可。当然,对应FPGA设计者来说如果是基于BMD的设计,没有必要从头再来另搞一套,除非用户自己设计自己的DMA控制器。 下面来分析TSK_TX_MEMORY_WRITE_32这个函数,下图对函数输入参数进行了简单说明 对应前面调用该函数时,可以看到,写数据长度是1,即一个DW数据。 LastDW BE和First DW BE这两个字段的使用规则如下。 如果传送的数据长度在一个对界的双字(DW)之内,则Last DW BE字段为0b0000,而First DW BE的对应位置1;如果数据长度超过1DW,Last DW BE字段一定不能为0b0000。PCIe总线使用LastDW BE字段为0b0000表示所传送的数据在一个对界的DW之内。 如果传送的数据长度超过1DW,则First DW BE字段至少有一个位使能。不能出现First DW BE为0b0000的情况。 如果传送的数据长度大于等于3DW,则在First DW BE和Last DW BE字段中不能出现不连续的置1位。 如果传送的数据长度在1DW之内时,在First DW BE字段中允许有不连续的置1位。此时PCIe总线允许在TLP中传送1个DW的第1,3字节或者第0,2字节。 如果传送的数据长度为2DW之内时,则First DW BE字段和Last DW BE字段允许有不连续的置1位 根据以上规则,在发起BDM的DMA操作的时候,多次用该函数,而每次仅对一个寄存器进行写,故只有1个DW数据,所以 Last DW BE字段为0b0000,而First DW BE的对应位置1。此外,函数的地址参数是BAR的基地址+对应寄存器地址(即偏移地址,图2中各个寄存器地址)。
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    2019-8-14 16:05
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    在ModelSim里添加带路径的文件
    最近在仿真Xilinx的PCIe,用的是其xapp1052下的参考工程,这个工程基于vivado,默认使用vivado自带的仿真器,如果转换成ModelSim的话,vivado会后台自动生成一系列脚本文件,仿真的时候直接运行批处理文件,该批处理文件会自动调用脚本启动ModelSim进行仿真。 下图是编译源文件的时候vlog使用的语法 由于xapp1052这个设计并不完备,我需要对其进行修改,但是为了让自己能够回到初始状态,又不希望在这个项目上直接修改,所以想到将其pcie_7x_0_example.srcs目录下所有文件拷贝到其它地方再进行修改并仿真。问题是改动位置后上述vlog语法找寻文件的路径就变了,需要做如下更正: 学过dos系统都知道,“..”表示上一级目录,“.”表示本级目录,如果源文件都在脚本目录下,就不需要指定路径。其实还有一个最笨的办法,就是给每个文件提供完整的绝对路径。
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    2019-8-14 11:35
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    如何获取PCIe  BAR
    从网上找到一段话:“pc上电初始化的时候,BIOS接管pc的初始化工作,分配管理内存,分配管理io空间, 所以开始会扫描主板上的pci设备,并且为扫描到的pci设备分配对应的内存或者io,分配完毕之后,把BAR 写入, 所以bar是有bios分配的,不是用户设定,bar是基地址,是物理内存地址,而如何获得pci对应的 bar的内存大小上面有说,向pci的bar写入 0xffffffff,之后又读取bar,读到的值清空低3bit然后去取 反,加1,就是内存大小。” 正如上图所示,2K大小的BAR空间值显示的是h'FFFFF800,所以可以根据上述方法,得到其实际大小就是h'800,即2K。 这好像是和PCI的规范有关,BAR空间大小(或者地址)由掩码方式表示,上述2k其实是从4G(FFFFFFFF)到4.294965248G(FFFFF800)的这段空间。
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