标签: 数据采集系统

背景 在行业政策、技术革新、清洁能源、节能环保等多重因素共同作用下，新能源汽车迎来了快速增长的发展时期。新能源汽车充电系统作为车辆主要能源补给来源，其安全性和可靠性是保证车辆持续行驶的基础。 面临挑战 车载OBC(On board charger)作为充电系统中关键的电力电子零部件，不仅要具有安全性，避免充电系统与电网连接时因零部件失效带来的电气风险；还需要有高可靠性，降低充电过程中产生的谐波对电网电源质量影响。因此在硬件前期开发仿真阶段和台架试验阶段需要对其进行测试，验证功能有效性及设备可靠性。 在硬件测试过程中，测量电压电流时会介入到高压环境内部，因此测量设备本身的绝缘性对测量工程师的人身安全至关重要。充电系统硬件中电子器件因电感效应和电容耦合等原因会导致线路电压变化，为了实时获取电压变化值，测量设备还应该具有较高的采样率。 解决方案 Vector公司与CSM公司自2015年起进行深度战略合作，CSM数据采集硬件设备结构紧凑坚固，便携实用，易于安装和拆卸；采样精度高，借助EtherCAT协议，模块采样频率高达1M Hz；CSM高压数采模块提供1000V电气绝缘，确保测量人员安全。Vector vMeasure exp软件集成CSMconfig配置程序，可快速便捷的对CSM模块的测量范围、采样频率、传感器供电等参数进行配置。除此之外，vMeasureexp软件提供数字、表格、柱状图、曲线等数据浏览视窗，实时显示监控采集物理量数据。对于在线采集数据，可以通过vMeasureexp软件自带eMobility Analyzer高速函数库实现实时功率计算分析，包括有功功率、无功功率、视在功率、功率因素、纹波峰峰值和谐波分析等，评估硬件在测试过程中的性能表现。 时间同步 电压和电流的波动会对运行工况带来影响，为了精准的测试系统硬件在不同工况下的性能，每一路电压电流都需要以1M Hz频率高精度采集。交流充电测试过程中，至少要测量8路即4路电压和4路电流，一个XCPGateway网关硬件的承载能力是4通道1M Hz信号采集，要实现8路1M Hz信号采集，需配置两个XCPGateway网关。两个XCP Gateway通过支持PTP功能的交换机连接可实现500ns时间同步。 联合使用 在测试过程中，除了监控输入输出电压电流外，还需要监控控制器通信状态、实施故障注入等操作，因此需要使用总线监控仿真工具CANoe软件联合操作。在实际应用中采用CANoe进行总线状态监控和故障注入，vMeasure exp软件查看CSM硬件采集数据并实时计算分析，要查看硬件在特定状态下的工作状态，需要在两个软件之间来回切换。 这样不仅造成工程师在两个软件中实时观测信号时间不同步，频繁切换软件还会增加无效工作量。因此，可以通过Vector定制化开发，将vMeasure exp软件中的实时测量值和在线计算结果以CAN报文的形式向CANoe软件转发，CANoe软件接收到测量值和计算结果后显示在分析窗口，实现通过一个软件CANoe既能监控控制器通信状态、注入故障，也能显示CSM高压测量设备采集硬件充放电过程中电压电流数值及充电效率和功率因素等实时计算值，便于工程师掌握实时充放电工况，评估整套系统设备实用性能。 函数库及定制开发 对于在线采集到的CSM硬件测量数据，vMeasure exp提供多种函数对数据按不同方式进行统计处理。通过Statistics函数库函数实时计算信号平均值、均方根值、方差。通过eMobility Analyzer函数库函数实时分析充/放电设备有功功率、无功功率、视在功率、功率因数、总功率、功率损耗和能量损耗等参数；电机/逆变器有功功率、无功功率、视在功率、功率因数和总效率等参数；传动轴机械功率和做功；谐波信号中基波及总体谐波失真；纹波电压平均值和均方根等参数。对于特定场景下工况参数分析，可根据客户需求提供定制化函数，用于实时分析硬件在当前状态下运行情况。 北汇信息作为Vector中国合作伙伴，紧跟新能源发展方向，结合数据采集软、硬件配套实施经验，将CSM数据采集系统成功地应用到OBC硬件在环测试系统，实时计算功率，以数据浏览视窗直观展示，助力客户便捷地验证OBC硬件性能。 参考文档： 1、《eMobilityAnalyzer》Vector 2、《vMeasure exp Fact Sheet》Vector

随着嵌入式技术的飞速发展，对嵌入式系统的应用需求也呈现出不断增长的态势，因此，嵌入式技术也相应地取得了重要的进展，系统设备不断向高速化、集成化、低功耗的方向发展。现场可编程门阵列FPGA经过近20年的发展，到目前已成为实现数字系统的主流平台之一。 FPGA具有单片机和DSP无法比拟的优势，相对于单片机和DSP工作需要依靠其上运行的软件进行，FPGA全部的控制逻辑是由延时更小的硬件来完成的。 通用串行总线（USB）是现代数据传输的发展趋势，是解决计算机与外设连接瓶颈的有效手段，USB2.O版本在原先的版本基础上实现许多技术上的飞跃与进步。USB2.0协议规范有以下主要优点：1）速度快，接口的传输速度高达480Mh／s，远大于PCI接口的132 Mb／s的传输速度；2）连接简单，所有的USB外设利用通用的电缆可简单方便地连入PC机中，安装过程高度自动化；3）支持多设备连接，USB接口支持多个不同设备采用“级联”方式来连接外设。 故为了将数据采集系统设计更加符合高速化和集成化的趋势，采用了FPGA和USB2.0组合的方案来进行。 1 数据采集系统的框架与硬件设计方案 系统硬件设计部分中，在完成系统时钟源、电源等必要电路的设计基础上，重点就是完成系统内各个部件的接口电路的设计，通过这部分的设计，基本的硬件平台就建立起来了。系统部件间的硬件电路接口设计如图1所示。 图1 系统部件间的硬件电路接口设计 A／D芯片在此选用了德州仪器公司的10位串行接口芯片TLV1572，8管脚的SOIC封装，它外部较少的管脚不仅能够很方便地实现与其他器件连接，而且它体积小，可以节省很多布线资源，如图2所示。TLV1572的最高采样速率为1.25 MS／s，其积分非线性误差INL±1LSB，可以采用3 V或5 V的供电方式。 图2 A/D芯片及周边电路 由于大部分USB1.1的芯片都需要微控制器参与数据从端点FIFO到应用环境的转移，微控制器在里面扮演了搬运者的角色，那么显然微控制器本身的工作频率就极大地限制了数据传输带宽的进一步提高，微控制器将成为制约整个系统速度提高的瓶颈。 故在此选用的是Cypress Semiconductor公司的EZ-USBFX2（CY7C68013A）USB2.0芯片，它集成了USB2.0收发器，串行接口引擎SIE和可编程的外围接口。该芯片的另一大优点就是提供了一种独特架构，使USB接口和应用环境直接共享Slave FIFOs，微控制器无需参与数据传输，这样就极大地提高了系统数据传输速率，如图3所示。 图3 EZ-USB FX2芯片的内部结构 由于FPGA的I／O管脚数目众多，它在和A／D芯片及USB2.0芯片相连时，能够按照优化布线资源的方式进行PCB布局设计，具体的连接方法在图1中已经给出。 《电子设计技术》网站版权所有，谢绝转载 2 数据采集系统软件设计方案 FPGA软件设计方案中采用了自顶向下的设计方法，运用Verilog HDL语言来设计数字系统，分别完成数字系统内部各个子模块的设计。数据采集系统结构及模块间的连接示意图如图4所示。 图4 数据采集系统结构及模块间的连接示意图 由图4可见，系统主要由3个模块组成。它们分别是A／D接口adc.v模块、USB接口usb.v模块以及顶层top.v模块，其中在顶层top.v模块中，完成了对其他两个模块的调用，使它们拼接成为一个完整的系统。其中锁相环PLL_1和PLL_2分别给ade.v模块和usb.v模块提供时钟源。 2.1 FPGA控制A／D芯片接口的软件设计 在adc.v模块中，需要完成FPGA对TLV1572的接口逻辑代码的设计，其实质就是在TLV1572的时序分析的基础上来设计逻辑代码，使得FPGA能够按照其时序要求完成对A／D芯片的各种控制，包括提供给TLV1572的串行时钟信号信号ADC_CLK、CS片选信号ADC_CSn以及从TLV1572中读取出转换完成的串行数据S_DATA。 TLV1572的时序图如图5所示。 图5 TLV1572的时序图 从时序图可见，A／D芯片的转化过程是在当CS为低电平后，由SCLK的上升沿发起的，输出的头六位二进制数字均为“0”，此时A／D芯片正处于采样阶段，数字无效，这六位无效的二进制数之后，A／D转换完成后的二进制数据在SCLK的上升沿被送到总线上，这时，作为系统主控制芯片的FPGA应当去采样总线上的数据，得到转换后的结果。 2.2 FPGA控制USB2.0芯片的软件设计 在usb.v模块中，需要完成FPGA对CY7C68013A的接口逻辑代码的设计和异步FIFO模块的设计。其中，对CY7C68013A的接口逻辑代码主要是完成对CY7C68013A芯片的端点FIFO的各种控制，包括16位的数据信号FIFO_DATA 、2位端点FIFO选择信号FIFO_ADDR 、端点FI-FO满标志位信号FIFO_Full、端点FIFO写使能信号FIFO_WR_en。因为adc.v模块和芯片外部的CY7C68013A工作在不同的时钟域内，故异步FIFO模块设计部分设计的目的除了是要完成从ade.v模块读取过来数据的缓冲，另外就是需要解决异步时钟域数据传输可能出现的亚稳态问题。 具体来说，FPGA在工作时需要不断向CY7C68013A的端点FIFO写入数据，而FPGA与CY7C68013A之间的工作模式属于同步方式，两者都由PLL _2模块提供40 MHz的时钟信号进行工作，那么它们之间的关系就是同步Slave FIFO的写操作，由FPGA向CYTC68013A中写入数据。 在Verilog HDL程序设计中，需要设计一个状态机来完成同步Slave FIFO写的时序，写时序如下；1）IDLE：当写事件发生时，进状态1；2）状态1：使FIFOADR 指向IN FIFO，进状态2；3）状态2：如果端点FIFO满，在当前状态等待，否则进状态3；4）状态3：驱动数据到数据线上，使SLWR有效，持续一个IFCLK周期，进状态4；5）状态4：如需传输更多的数，进状态2，否则进入IDLE状态。 该状态转换的状态图如图6所示。 图6 状态转换的状态图 《电子设计技术》网站版权所有，谢绝转载 2.3 FPGA的顶层模块的设计 由图4可知，top.v模块是FPGA整个系统的顶层模块，它通过顶层调用的方式把adc.v和usb.v两个模块组合成一个完整的系统，系统与外界进行通信是通过top.v这个模块对外的各个接口来实现的，具体到器件层面，就表现为由top.v文件定义的FPGA的相关的管脚来和A／D与USB2.0芯片进行数据的交换、控制信息以及时钟信号的传递。这种自顶向下的设计方法，不仅符合人的思维逻辑，也大大地简化了大规模逻辑电路的设计工作，使人们从繁琐的自底向上的底层设计中解放出来，以一种系统级的思维模式设计电路。这是自顶向下设计方法的巨大优势之一。顶层top.v模块是通过例化的方式来调用adc.v模块和usb.v模块的以及PLL模块。 2.4 USB2.0芯片的固件程序设计 在USB的体系中，无论是其本身的规范还是各种厂家所提供的芯片资料，关于主机对USB的检测都称之为枚举Enumeration（and ReNumer-ation），即枚举（与重新枚举）。固件在这发挥了无法替代的作用。应该说所有基于微控制器及其外围电路的功能设备的正常工作都离不开固件的参与，固件的作用就是辅助硬件，或者说是控制硬件来完成预期的设备功能。没有固件的参与和控制，硬件设备只是芯片的简单堆砌，无法实现预期的功能。 CY7C68013A内部集成了增强型的8051内核，它与8051指令集二进制是兼容的，那么就可以选择汇编或者高级语言C51来编写固件代码，两者各有优缺点，适用的环境也不同。本设计中采用C51来编写固件程序，关于开发C51语言的Keil μVision 2开发编译环境在此不再赘述。 Cypress公司为了简化和加速用户使用CY7C68013A芯片进行USB外设的开发过程，特别设计了一个完整的固件程序的框架。这个框架可以执行CY7C68013A芯片的初始化、USB标准设备请求的处理和USB挂起电源管理服务。用户只需要提供一个USB描述符表，添加其他端点接收和发送数据的通信代码，以及控制外围电路的程序代码。 在Keil μVision 2集成开发环境下，新建工程后，需要将工程代码复制到工程目录中并添加至工程列表中，开发固件程序需要几个重要的文件依次为：1）fw.c，框架程序的代码。2）periph.c，用户函数挂钩的相关定义，外围设备的控制文件。在上节中，主程序fw.c调用的TD_lnit（）函数即在此定义出来。3）dscr.a51，USB描述符表，上节中关于描述符的定义在这个文件中给出。4）EZUSB.lib，EZ-USB函数库目标代码。5）USBJmpTb.OBJ，EZ-USB中断向量和跳转表。6）FX2.h，程序运行所需要的一些宏定义。7）fx2regs.h，CY7C68013A相关的寄存器定义及位屏蔽的宏定义。8）syncdly.h，定义了若干延时函数供程序调用。 3 Modelsim环境下仿真与结果 ModelSim是Model Technology（Mentor Graphics的子公司）的HDL硬件描述语言的仿真软件，该软件可以用来实现对设计的VBDL、Verilog HDL或是两种语言混合的程序进行仿真，同时也支持IEEE常见的各种硬件描述语言标准。 目前需要对adc.v模块进行功能仿真，以此验证该模块的功能的正确性。仿真测试的方法就是给adc.v这个模块的s_data数据输入端，即A／D芯片的串行数据的输出端，加载一组测试数据，每16个为一组测试数据，模拟在真实环境下从A／D芯片读取出来的二进制数据，然后在adc.v模块的输出端，即并行的16位宽的data_out端口观察是否与给定的测试数据相一致。假如一致，则模块的功能是正确的。假如有个别位的数据不一致，则需要检查模块的代码是否存在问题。在编辑器中编写Testbench程序如下（非关键的程序限于篇幅，就省略了）： 由上面的程序可以看见，给s_data端加载的一组16位二进制数据为“0000-0011_0110_1011”。在ModelSim环境下，将待测试的文件与该测试文件放在同一个工程下，设置好相关参数后运行仿真可以得到如下仿真波形，如图7所示。 图7 仿真波形 由图7可见，从data_out这个并行的数据端口读出的数据正是在Testbench仿真测试文件中给定的那一组测试数据，仿真得到的结果是正确的。 《电子设计技术》网站版权所有，谢绝转载 4 数据采集系统的实验 在FPGA控制A／D芯片接口的软件设计中，是通过FPGA内部的逻辑电路实现了分频，并将分频后的信号作为A／D芯片工作的采样时钟，经过测试，得知A／D芯片的采样频率为1.08 MHz，通过信号发生器，将输入的模拟信号设为10 kHz、幅度为3 V的正弦波，采样转换后的数据上传到上位机中，显示的波形如图8所示。 图8 10KHZ信号输入时得到的波形 在同等条件下，把输入的模拟信号的频率调整为5 kHz。A／D芯片的采样频率仍然为1.08 MHz。得到的显示波形如图9所示。 图9 5 kHz信号输入时得到的波形 由图8和图9可知，在对模拟信号采样时，当采样率不变时，输入模拟信号的频率越低，相对地就提高了采样点、减小了采样间隔，在图形中就越能体现出原始模拟信号的信息，得到的波形就更加的理想。 5 结束语 本文在研究了FPGA和USB2.0技术的基础上，提出了数据采集系统的总体设计方案，以FPGA和USB2.0为技术核心，设计了硬件电路和软件代码并在ModelSim环境下通过了仿真测试。该系统不仅能够实现一般用途的数据采集，还实现了系统的高速化、集成化和低功耗工作，为便携化数据采集系统提供了一种设计思路。 点击查看: 基于USB接口的数据采集系统的设计 点击查看: 基于CPLD/FPGA高速数据采集系统的设计 点击查看: 基于FPGA的图像采集系统设计与实现 点击查看: 基于FPGA的数据采集系统设计

前面我们确定了模数转换器 (ADC) 的分辨率和精度间的差异。现在我们深入研究一下对ADC总精度产生影响的因素，通常是指总不可调整误差 (TUE)。 曾经想到过ADC的TUE技术规格中的“总”代表什么吗？它是不是简单到将ADC数据表的所有DC误差技术规格（即偏移电压，增益误差，INL）相加，还是要更复杂一些？事实上，TUE是总系统误差相对于ADC工作输入范围的比率。 更确切地说，TUE是单位为最低有效位 (LSB) 的DC误差技术规格。最低有效位 (LSB) 代表ADC的实际和理想传递函数之间的最大偏离。这个技术规格假定未执行系统级校准。在概念上，TUE是ADC运行方式中以下非理想类型数值的组合： ● 偏移误差 (VOS)：如图1所示，ADC实际和理想传递曲线间的恒定差异。这个值是测得的将ADC输入短接至地而获得的数字输出。 图1. ADC偏移误差与输入电压之间的关系 ● 增益误差：ADC输出的实际和理想斜率之间的差异。他通常表示为满量程输出码上的ADC范围或最大误差的比率。如图2中所示，增益误差的绝对值在模拟输入接近满量程值时增加。 图2. ADC增益误差与输入电压之间的关系 ● 积分非线性 (INL)：实际ADC传递曲线到理想直线运行方式的最大非线性偏离。ADC的INL响应没有一定的形状，并且取决于内部电路架构，以及由前端信号调节电路导致的失真。 图3. ADC INL误差与输入电压之间的关系 大多数ADC数据表指定所有上述DC误差的典型值和最大值，但是未指定TUE这方面的数值。计算TUE的最大值可不像将所有单独的DC误差最大值加在一起那么简单。这是因为所有这些误差是不相关的，并且在出现最差偏移的情况下，增益和线性误差也许不全都出现在ADC传递函数的同一个输入电压上。因此，误差的简单求和也许使系统精度看起来未必那么差。这在应用的动态范围被限制在传递函数的中间时更是如此。 在这典型数据采集系统中，与ADC在一起的还有一个输入驱动器和一个电压基准，他们也会影响总体偏移和增益误差。因此，在大多数没有校准的系统中，偏移和增益误差决定了计算TUE最大值时用到的INL。计算特定模拟输入电压上的最大TUE的推荐方法是，那一点上所有单个误差最大值的和方根，（方程式1）。将所有这些误差转换为同样的单位很重要，通常转换为LSB。 方程式1生成一个针对TUE的典型“蝴蝶结”形状的误差图。对于具有较高偏移误差的系统，“蝴蝶结”图有一个更厚的结（图4A）。相反，对于增益误差较高的系统，“蝴蝶结”的结变薄，而弓形变厚（图4B）。 图4.“蝴蝶结”形状的ADC TUE与输入电压间的关系 总的来说，由于误差取决于ADC工作时的输入电压范围，所以没有计算ADC最大TUE的确定公式。如果系统不要求采用整个ADC输入范围，你可以通过使ADC远离其传递函数的端点运行来大大减少TUE。

连接/参考器件 AD7689 16位、8通道、250 kSPS PulSAR ADC AD8608 精密CMOS轨到轨I/O四路运算放大器 AD8605 精密CMOS轨到轨I/O运算放大器 ADuM3471 PWM控制器和变压器驱动器 ADP3336 500 mA anyCAP 可调低压差稳压器 评估和设计支持 电路评估板 CN-0254电路评估板(EVAL-CN0254-SDPZ) 系统演示平台(EVAL-SDP-CB1Z) 设计和集成文件 原理图、布局文件和材料清单 电路功能与优势 图1所示电路是高性价比、高度集成的16位、250 kSPS、8通道数据采集系统，可对±10 V工业级信号进行数字化转换。该电路还可在测量电路与主机控制器之间提供2500 V rms隔离，整个电路采用隔离式PWM控制5 V单电源供电。 图1. 16位、250 KSPS、8通道数据采集系统(原理示意图：未显示所有连接和去耦) （点击查看大图） 电路描述 此电路配合 16位、8通道、250 kSPS PulSAR ADC AD7689和两个低成本精密四通道运算放大器AD8608使用，在数据采集系统内提供所有信号调理和数字化功能。另外仅需要AD8605运算放大器，用于缓冲AD7689的基准电压。 AD8605和AD8608分别是低成本单通道和四通道轨到轨输入和输出CMOS放大器。AD8608可对±10 V输入信号进行反转、电平转换和衰减，以便匹配ADC的输入范围，当使用+4.096 V基准电压源和+5 V单电源时，输入范围为0 V至+4.096 V。 AD8605用作外部基准电压缓冲器，为电平转换提供足够的驱动能力。AD8605和AD8608具有极低的失调电压、低输入电压和电流噪声以及宽信号带宽，因此适合各种应用。AD8608的低电流和电压噪声可确保电阻噪声是高输入阻抗输出噪声的主要因素。本电路中的输入阻抗(等于R1)为50 kΩ。 16位、8通道、250 kSPS PulSAR ADC AD7689内置多通道低功耗数据采集系统所需的所有元件。它包括一个16位SARADC、一个8通道低串扰多路复用器、一个低漂移基准电压源和缓冲器、一个温度传感器、一个可选单极点滤波器和一个通道序列器。序列器可用于连续扫描通道，且不需要微控制器或FPGA来控制通道开关。AD7689采用20引脚、4 mm × 4 mm LFCSP小尺寸封装，因此成本和印刷电路板(PCB)面积降至最低。工作温度范围为-40°C至+85°C。5 V电源、250 kSPS时的功耗为12.5 mW(典型值)。 ADuM3471为四通道数字隔离器，集成PWM控制器和变压器驱动器用以驱动隔离式DC/DC转换器。ADuM3471为电路提供5 V、2 W隔离电源，并在SPI接口隔离数字信号。 模拟前端设计 在过程控制和工业自动化系统中，典型的信号电平最高可达±10 V。图1电路使用具有衰减和电平转换功能的反相放大器，将±10 V信号转换为适合ADC范围的信号。 电路公式如下： 前端信号增益(-R2/R1)设置为-0.2，使得到达ADC的信号范围为4 V峰峰值。这与0 V至4.096 V的输入范围(等于基准电压V REF )相适合。 对于O V输入信号，运算放大器的输出应位于中间电平或0.5 V REF 。 把公式1代入公式2，得到 运算放大器输入端的共模电压通过下式计算： R3/R4 = 1.4且VREF = 4.096 V时，运算放大器的共模电压为1.7 V。每个AD8608内有四个放大器，四个同相输入短接在一起并连接到电阻分压器R3/R4。第二个分压器用于第二个AD8608。要消除运算放大器输入偏置电流， 电路输入阻抗为R1，理想情况下应较高。不过，电阻热噪声与电阻平方根成正比，因此系统噪声性能随该电阻值增加而下降。要决定最佳值，需要对噪声进行简单分析。 根据奈奎斯特准则，最大信号频率成分应小于最大采样速率的一半。AD7689 250 kSPS采样速率产生125 kHz的奈奎斯特频率。为了将此带宽内的信号衰减降至最低，前端的-3 dB截止频率被设计为奈奎斯特频率的大约12倍或1.5 MHz。 此电路的噪声模型如图2所示。本电路中有三种噪声源：电阻噪声、放大器电压噪声和放大器电流噪声。每个噪声源的均方根值如表1所示。有关运算放大器噪声的详情，请参见应用笔记AN-358和教程MT-047、MT-048和MT-049。 图2. AD8608反相配置的噪声模型 在目标带宽内，ADC之前的总均方根噪声应小于0.5 LSB，以便ADC可对输入信号进行正确数字转换。 电阻噪声可通过下式计算： 其中R单位为Ω。 使用图1所示电阻值和1.5 MHz带宽时的噪声性能总结在表1中。 这些不相关噪声电压以“方和根”形式相加；因此1.5 MHz带宽内的总运算放大器输出均方根噪声约为21.3 μV。对于4.096 V基准电压，16位LSB为62.5 μV。21.3 μV的均方根噪声小于0.5 LSB，所以图1所示电阻值适合本应用。 请注意，总输出噪声的最大来源是电阻R2，在本电路中为10 kΩ。减小R2值需要R1成比例下降，从而降低输入阻抗。AD8608的输入电流噪声很小，除非使用极大电阻值，否则不会成为重要因素。AD8605和AD8608的低输入电流噪声和输入偏置电流使其成为高阻抗传感器(例如光电二极管)的理想放大器。 与R2并联地添加C1电容，以形成单极点、有源低通滤波器。带宽使用公式7计算。假定使用1.5 MHz、-3 dB带宽，C1约为10 pF。本电路中，考虑到PCB板的寄生效应，选择8.2 pF值。 表1. 图1所示电路值的噪声总结 《电子技术设计》网站版权所有，谢绝转载 模数转换器(ADC) AD7689是一款现代SAR ADC，使用内部开关电容DAC。由于采用SAR架构，转换过程中无流水线延迟，从而大大简化多路复用操作。图3显示等效模拟输入电路。小瞬态电流以采样频率注入模拟输入，由R5和C2组成的外部滤波器网络减小了它对运算放大器输出的影响。此外，滤波器带宽为2.7 MHz，可减少ADC输入端的噪声。 图3. AD7689的等效模拟输入电路 在4.096 V或2.5 V可选基准电压下，此电路的输入范围可在±10 V和±6 V之间切换，而不会降低系统分辨率。内部温度传感器可用于监控AD7689的结温，实现精密应用中的系统校准和温度补偿。 隔离电源和数字I/O的单芯片解决方案 ADuM3471是同时用于电源和数字I/O隔离的单芯片解决方案。隔离电压为2500 V rms(UL 1577器件认可)。ADuM3471提供4通道隔离式I/O端口，并集成用于隔离式DC/DC转换器的PWM控制器和变压器驱动器。配合一些外部元件使用时，ADuM3471可通过任何调节电压(3 V至24 V)提供2 W隔离电源。必要的外部元件是一个用于电能传输的变压器、两个用于全波整流的肖特基二极管、一个用于纹波抑制的LC滤波器和两个用于设置输出电压的反馈电阻。详情参见ADuM3471数据手册和图1。 布局考量 该电路或任何高速/高分辨率电路的性能都高度依赖于适当的PCB布局，包括但不限于电源旁路、信号路由以及适当的电源层和接地层。 系统性能 图4显示评估板端子板上的CH0至CH7短接到GND时，ADC代码出现10,000次(1 kSPS时需要1秒)的曲线图。请注意，95%的代码处于4 LSB，峰峰值分布约为7 LSB。这对应于约7 ÷6.6 = 1.1 LSB的均方根值。 图4. 0 V DC输入时的直方图，10,000个样本 交流性能如图5所示。采样速率250 kSPS由系统演示平台(EVAL-SDP-CB1Z SDP)控制，包括信号窗口和FFT的数字信号处理通过CN-0254评估软件在PC上计算。输入正弦波形为20 kHz音频，由低失真BK正弦发生器Type 1051提供。 图5. KAISER窗口(参数 = 20)、20 KHZ输入、250 KSPS采样速率下的FFT 常见变化 对于需要更高采样速率的应用，AD7699采样速率高达500kSPS，是AD7689的理想引脚替代产品。 AD8615、AD8616和AD8618分别为单通道/双通道/四通道精密、CMOS、轨到轨输入/输出运算放大器，带宽最高可达20 MHz。可用于带宽需求比AD8605/AD8608系列更高的应用。 ADR3412 (1.200 V)、ADR3420 (2.048 V)、ADR3425 (2.500 V)、ADR3430 (3.000 V)、ADR3433 (3.300 V)、ADR3440 (4.096 V)和ADR3450 (5.000 V)均为低成本、低功耗、高精度CMOS基准电压源，具有±0.1%的初始精度、低工作电流和低输出噪声特性，采用SOT-23小型封装。如果需要，这些器件可代替AD7689内部基准电压源。 ADuM3470、ADuM3471、ADuM3472、ADuM3473和ADuM3474非常适合需要电源和数字I/O隔离的应用。ADuM120x和ADuM140x系列用于隔离式I/O扩展。针对高数据速率，ADuM344x系列最高支持150 Mbps。 电路评估与测试 设备要求(可以用同等设备代替) ● 带USB端口的Windows XP、Windows Vista(32位)或Windows 7 (32位)PC ● EVAL-CN0254-SDPZ电路评估板 ● EVAL-SDP-CB1Z系统演示平台评估板 ● 电源：6 V(直流)，500 mA ● CN0254评估软件 ● BK正弦发生器Type 1051 开始使用 将CN-0254评估软件光盘放进PC的光盘驱动器，加载评估软件。打开“My Computer(我的电脑)”，找到包含评估软件光盘的驱动器，打开Readme文件。按照Readme文件中的说明安装和使用评估软件。 功能框图 图6所示为测试设置的功能框图。EVAL-CN0254-SDPZPADSSchematic pdf文件包含CN-0254评估板的详细电路原理图。CN-0254设计支持包，包括原理图、PCB布局、BOM和Gerber文件，可从http://www.analog.com/CN0254-DesignSupport下载。 图6. 评估测试设置 设置与测试 将CN-0254评估电路板上的120引脚连接器连接到EVALSDP-CB1Z评估(SDP)板上的CON A或CON B连接器。使用尼龙五金配件，通过120引脚连接器两端的孔牢牢固定这两片板。将直流输出电源成功设置为6 V输出后，关闭电源。将6 V连接到CN2。接通电源，然后使用USB转miniUSB电缆将SDP连接到PC。 设置电源并将其连接到EVAL-CN0254-SDPZ电路板后，启动评估软件。单击“Connect(连接)”，以便让软件与SDP板通信。SDP板可用于发送、接收、捕捉来自EVAL-CN0254-SDPZ板的串行数据。本电路笔记中的数据使用BK正弦发生器Type 1051生成。 《电子技术设计》网站版权所有，谢绝转载

 当今，在电气测控中往往需要对模拟信号，数字信号进行采集。平时我们用的MCU（51系列，AVR系列，PIC系列）和DSP往往因为采集数据量大而不能完全满足我们的需要。现在众多测控公司采用的是FPGA（现场可编程逻辑器）采集数据。FPGA的优点：众多的I/O口，资源众多，可自由编程支配，接口众多方便连接。 FPGA主要厂商Altera公司和Xilinx公司。本系统中的FPGA是采用Altera公司的EP1C20F400。 1. 系统部件：FPGA芯片区，多路选择与A/D采样电路，时钟电源，PROM程序下载电路，W5300网络芯片等部分。     图一 结构示意图 2. EP1C20F400特点分析与资源分配： 该系统内核采用1.5V供电，I/O口为3.3V供电。内部划分为四大部分 (a) FPGA逻辑运算：用来接收数据，并对接收而来的数据进行处理。 (b) A/D控制：进行A/D采样。 (c) 数字量检测：实现数字量输出的控制、数字量输入的存储、数字量输入状态变化识别(中断输入)。 (d) 接口逻辑：与CPU的接口，便于PCI，VXI及其他总线的连接。 3. 模拟量采集： 该系统用的是A/D芯片AD976A。多路模拟量是通过AD438的多路开关后输入到AD976A芯片的。A／D采样部分可分为：寄存器组、时钟发生模块、采样控制状态机、数据存储模块。 4. 数字量采集： 主要完成数字量的采集与存储。 图二 数字采集与存储原理图 5. 以太网接口 本系统采用WIZNET网络芯片W5300以便以太网通信。采用W5300的16位总线接口方式。                                   图三 W5300的接口电路     总结：在ASIC,DSP，FPGA三足鼎立的时代，由于FPGA更具灵活性，接口方便，在高速类型中小型项目FPGA占有显著优势。现在项目中大多要求以太网通信，W5300集成TCP/IP协议栈，为以太网通信减少了很大工作量。   作者：浩然电子唐海峰 点击：原文地址