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南安普顿大学ELEC6236教材，本书作者MarkZwolinski，南安普顿大学ECS学院教授，长期从事SV的教学工作

RTL（RegisterTransferLevel）设计利用硬件描述语言，如verilog，对电路以寄存器之间的传输为基础进行描述综合：将RTL级设计中所得的程序代码翻译成实际电路的各种元器件以及他们之间的连接关系，可以用一张表来表示，称为门级网表（Netlist）。STA（StaticTimingAnalysis，静态时序分析）：套用特定的时序模型（TimingModel），针对特定电路分析其是否违反设计者给定的时序限制（TimingConstraint）整个ASIC设计流程都是一个迭代的流程，在任何一步不能满足要求，都需要重复之前步骤，甚至重新设计RTL代码。模拟电路设计的迭代次数甚至更多。。。