标签: 差分晶振

随着通信速率进入100G、200G乃至400G时代，系统对时钟源的 抖动容限 和 温漂性能 提出更高要求。FCom富士晶振推出的FCO-L系列差分晶体振荡器具备50fs级别的超低相位抖动、宽温高稳等特点，成为光模块、PCIe Gen6平台和新一代数据中心的关键定时解决方案。 一、在光模块中的设计应用 应用背景 光模块（如SFP+/QSFP+/OSFP等）是实现光电转换的核心器件，通常内建CDR（时钟数据恢复）和高速SerDes电路，对输入时钟的抖动与稳定性极为敏感。 设计要点 推荐输出： LVPECL 或 LVDS ，兼容CDR输入； 推荐频率：156.25 MHz（ 25G NRZ ）、625 MHz（ 25G PAM4 ）、312.5 MHz（ 100G ）等； 关键指标：抖动 100fs RMS （12kHz–20MHz）； 布线建议：时钟走线需采用差分对布线，保持长度匹配（ 5mil ），并严格控制阻抗（100Ω±10%）； 电源管理：建议配置 LDO + π型滤波（0.1μF + 1μF + 4.7μF），降低电源噪声； 共模抑制：接收端建议加共模吸收磁珠，改善EMI表现； 晶振位置：靠近 SerDes/Clock Input，减少时钟路径长度，避免过孔引起反射； 典型器件搭配 光模块类型 推荐主控/CDR芯片 推荐FCO-L频率 接口 应用速率 SFP+ / SFP28 Analog Devices ADN2814 MaxLinear MxL935xx 156.25 MHz LVDS 10G / 25G NRZ QSFP+ / QSFP28 Semtech GN25Lxx TI DS250DF410 312.5 MHz LVDS / LVPECL 40G / 100G OSFP / CFP2 / QSFP-DD Inphi IN3256TA MACOM M37046 625 MHz LVPECL 100G / 400G PAM4 DWDM Tunable Semtech GN2217 NeoPhotonics IC 161.1328125 MHz LVDS Tunable 10/25G 光模块带 FPGA平台 Intel Stratix 10 TX Xilinx GTY 156.25/312.5/ 625 MHz LVDS 多通道 SerDes同步 设计注意事项与调试建议 使用差分探头测试时钟输出，确保波形无反射/畸变； 在PCB layout中，优先将晶振靠近接收端放置，避免长线回授； 若模块内存在高速DC-DC转换器，注意振荡器电源路径需隔离； 多模块同步建议使用具备±25ppm频稳的FCO-L，并考虑冗余备份路径。 二、在PCIe Gen6平台中的设计要点与器件搭配 应用背景 PCIe Gen6（Peripheral Component Interconnect Express Generation 6）协议支持 64 GT/s（Gigatransfers per second） 传输速率，使用 PAM4 编码 ，对参考时钟（Refclk）的 抖动要求极为严格 。相比Gen4/Gen5时代，对 时钟源的噪声容限、频率精度、热稳定性 提出了更高要求。 设计要点 推荐频率：100 MHz（ 主流PCIe Refclk频率 ），200 MHz（ 部分CXL 2.0平台使用 ）； 输出接口： HCSL （用于标准PCIe）、 LVDS （低功耗替代）、 LVPECL （长线驱动）； 输出容差要求：抖动需 ≤ 80 fs RMS （符合PCIe Gen6 jitter budget）； 供电电压：支持 1.8V、2.5V、3.3V 平台共用，适配多电压主板设计； 布线建议：使用 100Ω 差分对走线，走线长度差＜ 5mil ，HCSL需 50Ω 终端到GND； 电源去耦：推荐配置：0.1μF + 1μF 去耦电容；必要时加入π型滤波（磁珠+电容）； 散热与稳定性：封装金属壳接地，有助于EMI控制；可靠近时钟Buffer布置，减短路径； 典型器件搭配 服务器主板 Intel Whitley/Granite Rapids、AMD EPYC Genoa HCSL 100 MHz 主板中心时钟， 连接至多PCIe槽 GPU 加速板卡 NVIDIA H100/A100、AMD MI300 HCSL / LVDS 100 MHz 通常集成PCIe Switch或桥接器 PCIe拓展卡 Broadcom PEX9700/PEX88000 Switch LVPECL / LVDS 100 MHz 适配多个下游设备，需低抖动 CXL 内存模块 Micron CXL-DDR5 Expansion Module LVDS 200 MHz CXL标准中定义的 高精度同步频点 高速互连 芯片 Marvell Alaska、Astera Labs Aries HCSL / LVDS 100 MHz 支持PCIe Gen6和CXL混合链路 时钟Buffer/分配器 Renesas 9ZXL, TI CDCLVC1310 HCSL / LVPECL 100 MHz 布局中心位置， 作为扇出中继 设计注意事项与调试建议 在HCSL接口下，输出端需 50Ω 电阻下拉至 GND； 时钟线应远离高电流/开关电源轨，避免交叉干扰； 使用相邻地层作为参考面，保持走线阻抗； 走线长度尽量短直，减少via（过孔）数量，防止反射； 若需热备份方案，可并联双晶振+MUX控制切换，提升可靠性。 数据中心中的时钟挑战 应用背景 现代数据中心正从传统架构向 高带宽、低延迟、多协议互连平台（如PCIe/CXL/以太网） 演进。服务器主板、交换芯片、光互连设备之间的协同要求在不同子系统之间实现极高精度的 时钟同步与相位一致性 。 在此类系统中，差分晶体振荡器承担着以下关键任务： 提供高稳定性低抖动主时钟； 驱动 SerDes、PHY、FPGA、网络芯片的参考时钟输入； 与时钟缓冲器（Clock Fan-out）组合，分发至多路下游设备； 满足系统级 散热、抗干扰、封装紧凑要求； 设计要点 推荐频率：100 MHz（ PCIe/CXL平台的通用标准频率 ），156.25 MHz（ 以太网、光模块、交换芯片 ），312.5 MHz / 625 MHz（ 高速CDR、PAM4信号处理、SerDes链路 ）；122.88/245.76 MHz（ 5G与同步通信链路 ） 输出接口：LVDS（ 交换芯片、CDR、FPGA ），HCSL（ PCIe/CXL ），LVPECL（ 高速SerDes和后级驱动链路 ） 极低抖动性能： 50 fs RMS（12 kHz–20 MHz），满足 SerDes/CDR 抖动容限； 差分布线：采用100Ω差分对布线，布线长度误差5mil，避免途经大电流区域； 电源去耦设计：在VDD端布设0.1μF+1μF并联去耦，必要时引入π型磁珠滤波； 靠近负载布置：建议将振荡器放置于FPGA、SerDes或CDR芯片附近，避免过长走线； EMI控制：保证地层完整、避免走线跨区域；输出对加终端匹配或共模电感； 热管理：贴近铜泊区布置，利于热量释放，推荐使用金属壳接地处理设计； 典型器件搭配 应用场景 核心芯片 / 组件 推荐频率 输出接口 应用说明 交换芯片 主板 Broadcom Tomahawk5 Marvell Prestera 156.25 MHz LVDS / HCSL 为核心交换芯片提供高精度Refclk AI加速平台 / GPU主板 NVIDIA H100/A100 AMD MI300 100 / 156.25 MHz HCSL / LVPECL 驱动PCIe时钟、CXL接口与高速SerDes 服务器主板时钟系统 Intel Tofino2/3 Intel Eagle Stream 100 MHz HCSL 与时钟分配器搭配驱动全板PCIe/CXL 高速光接口模块 Semtech GN2110 / Inphi CDR芯片 312.5 / 625 MHz LVDS 为QSFP-DD等光互联系统提供CDR参考时钟 高速存储 主控 Marvell Bravera、Microchip Switchtec 100 MHz HCSL 驱动NVMe-SAN或互联Switch 设计注意事项与调试建议 使用100Ω差分对（LVDS/LVPECL）或50Ω单端对地（HCSL）； 线宽与线距需严格控制，推荐使用专用差分线规则； 差分走线需长度匹配，差值 5 mil（0.127mm） ，避免产生共模噪声； 时钟线远离高频切换电源、DRAM/SoC高速信号区域，避免串扰； 差分线优先避免过多 via（过孔） ，可在必要处使用 GSSG 结构保证阻抗连续性； 电源波动可能引起周期抖动，建议在VDD端布设 0.1μF + 1μF并联去耦电容 ，并使用 LDO 或 π型滤波抑制干扰； 用示波器查看差分波形幅度、对称性；确认 Rise/Fall 时间是否符合要求（典型 1ns）； 总结 FCO-L系列作为 跨速率、跨协议、跨平台 的微型差分时钟解决方案，其灵活性、低抖动、高集成度使其在以上三大关键模块中均可深度集成。

SPXO(简单封装晶体振荡器)通常分为两种，一种是CMOS输出的晶体振荡器，另一种是差分输出晶体振荡器，这两种晶体振荡器有什么区别呢？下面我们来给大家介绍一下这方面的晶振产品知识。差分晶体振荡器(Differential Crystal Oscillator)主要是用于生成高频信号(如时钟信号)的一种电路，广泛应用于电子系统中，例如在计算机、无线通信、精密测量和信号处理等领域，常见的差分信号输出有LVPECL、LVDS、HCSL，另外还有一种CML信号输出。 差分晶体振荡器的作用 频率生成 ：差分晶体振荡器的主要作用是生成高频稳定的时钟信号，这种信号是电子电路正常工作的基础。 提高抗干扰能力 ：差分信号具有较强的抗干扰能力。当外界噪声干扰信号时，差分信号可以有效取消共模噪声，从而提高系统的稳定性和可靠性。 减少电磁干扰(EMI) ：由于差分信号的特性，它可以有效降低系统发射的电磁干扰。这在高频应用中尤为重要。 高速度性能 ：差分晶体振荡器通常可以提供较高的频率和更快的转变时间，非常适合用于高速数字电路。 为什么需要差分晶体振荡器 ？ 高频率和稳定性 ：许多现代电子设备需要高频率和高稳定性的时钟信号，差分晶体振荡器能够满足这一需求。目前我司晶科鑫SJK品牌的差分晶振产品最高频率可达1500MHz，如果是VCXO差分信号输出最高可达2100MHz。 噪声适应性 ：差分晶体振荡器在噪声环境中表现更优。这对于在电磁干扰较大的环境中工作(如无线通信、精密控制等)至关重要。 减少信号完整性问题 ：在高速数字电路中，信号完整性是一个关键问题。差分振荡器能够提供较小的信号失真和较好的上升/下降时间，提高信号质量。 差分晶体振荡器和普通晶体振荡器的区别 频率范围： 差分晶体振荡器： 通常频率最低输出为10MHz，最高频率可达1500MHz及至2100MHz。 普通晶体振荡器： 通常频率最低输出为32.768KHz，最高为220MHz。 信号输出方式 ： 差分晶体振荡器 ：输出为两相反的信号(正向和负向)，通常将这两个信号连接到差分输入的放大器或接收器，以消除共模干扰。 普通晶体振荡器 ：通常输出单端信号，只有一个输出信号，这样的信号更容易受外部噪声的影响。 抗干扰能力 ： 差分晶体振荡器 ：对共模噪声有很强的抵抗力，能够在较差的电磁环境中工作。 普通晶体振荡器 ：由于是单端输出，抗干扰性能相对较差，更容易受到外部干扰。 使用的电路 ： 差分晶体振荡器 ：通常需要差分放大器或专门设计的接收电路以解码和处理差分信号。 普通晶体振荡器 ：常常使用简单的单端电路就可以完成其功能。 应用领域 ： 差分晶体振荡器 ：多用于高频、高速和高可靠性要求的应用中，如高性能计算机和通信设备。 普通晶体振荡器 ：一般用于对时钟稳定性要求不那么高的应用场合，如简单的电子设备或较低频率的振荡器。 总结来说，差分晶体振荡器相较于普通晶体振荡器在抗干扰性、信号质量和适用场合上具有明显优势，因此在现代高频、高速的电子应用中越来越受到青睐。

在购买有源晶振时，我们经常会看到晶振产品规格书上的输出信号上有是CMOS，是LVCMOS，也有是LVPECL，,也有LVDS，也有HCSL等，但这些输出信号有什么区别呢？这些输出信号的区别在于正确选择信号类型可以避免时钟信号的衰减和失真，同时还可以确保从输出信号中获得的好处多于缺点，以满足您的特定设计需求。 有源晶振产品输出信号主要分为两类 常见的信号类型分为两类：单端输出和差分信号输出。每个类别都包括几种类型的输出信号。 单端输出 正弦波和削峰正弦波 CMOS(互补金属氧化物半导体) HCMOS(高速CMOS) LVCMOS(低压CMOS) TTL(晶体管到晶体管逻辑) LVTTL(低压TTL) 差分信号输出 ECL(发射极耦合逻辑) PECL(正发射极耦合逻辑) LVPECL(低压PECL) CML(电流模式逻辑) LVDS(低压差分信号) HCSL(高速电流转向逻辑) 其中单端输出的CMOS输出包括(CMOS、HCMOS、LVCMOS)，工作电压主要有1.0V、1.2V、1.8V、2.5V、3.3V、5.0V、12V等，但由于12V功耗过高，目前12V基本不用。产品基本涵盖SPXO、VCXO压控晶振、TCXO温补晶振、OCXO恒温晶振等产品都有该模式输出，但OCXO恒温晶振产品工作电压大多数都是3.3V、5.0V和12V。 正弦波和削峰正弦波信号输出晶振产品有TCXO恒温晶振和OCXO恒温晶振产品。而TTL已经被CMOS淘汰了。这是因为CMOS比TTL具有更低的成本和更好的抗噪性。CMOS和TTL都非常适合低功耗、高输出摆幅和相对较低的成本需求。 差分信号输出-ECL、PECL、LVPECL这几种基本可以混成一类。由于ECL功耗大，需要负电源。为简化电源，出现了PECL(ECL结构，改用正电压供电)和LVPECL。工作电压PECL有5.0V，但LVPECL只有工作电压只有2.5V和3.3V。 差分信号输出-LVDS，LVDS差分信号具有功耗较低，电压摆幅往往较小等特点，与LVPECL相比降低了抖动性能，工作电压常用的有2.5V和3.3V，最低目前支持1.8V的工作电压。 差分信号-HCSL，优点是其高阻抗输出和快速开关时间，类似于LVPECL，相噪和功耗介于LVPECL和LVDS中间，工作电压常见2.5V和3.3V，部分可以支持1.8V的工作电压。 差分信号-CML，CML具有与LVPECL相似的性能。主要区别在于CML不需要外部偏置。这使得CML在低功耗问题时成为LVPECL的良好替代品，工作电压有1.8V、2.5V、3.3V。 以上是对有源晶振信号输出做个简单的介绍，下篇我们会对这些输出信号做个详细的解释和分析它们的优缺点。

晶振输出波形可分为方波和正弦波；也可以分为单端输出和差分输出。在选择合适的波形时，凯擎小妹建议您结合波形特点和应用领域，权衡利弊后再选择。 1. 单端输出 Sine/Clipped Sine 所有的无源晶振都是正弦波输出，也是晶振的默认输出波形。正弦波仅包含一个基频，不存在谐波，非常适合对低相噪有要求的应用。削峰正弦波是通过限制信号的输出来防止到达最高点或最低点。往期精彩：《 削峰正弦波温补晶振 》 CMOS/HCMOS/LVCMOS CMOS输出适合于较短走线长度和较低频率的时钟源(低于200MHz)。低阻值串联电阻可以有效的减少反射并保持可靠的信号。另外有高速HCMOS和低压LVCMOS满足您的特定需求。 2. 差分输出： 随着科技的发展，我们传输的数据变大，传输的距离变长，对频率稳定度的要求变高。以下是差分输出波形： ECL/PECL/LVPECL ECL主要作为TTL的替代波形而引入的。ECL电路可以满足非常高速的数据传输需求。缺点是需要高功耗才可以运行，并且ECL在使用中需要使用负电源。PECL经常用于高速领域内的一个非常重要的逻辑电路，电路速度快，驱动能力小，噪声小，高频。高功耗是PECL输出的主要缺点，且不同电平不能驱动。如果使用低电压3.3V/2.5V，则被称为LVPECL，即Low Voltage PECL。 LVDS LVDS信号传输速度比CMOS快，但输出功耗比LVPECL低，具有较小的电压摆幅。通常用于高速数据传输的应用，更高的数据速率。其噪声低，传输距离远且准确。 HCSL 相较于LVPECL, HCSL的优势为高阻抗输出和快速切换时间。开关速度快，平均功耗介于LVDS和LVPECL之间，具有良好的相位噪声性能。 3. 晶振问答 差分晶振有四脚的吗？ 因差分输出有正向和反向输出脚，仅有6和8脚的选择。点击了解更多：《 有源晶振引脚定义和接法 》。 KOAN晶振型号有什么含义？ 每个牌子的晶振的命名都大不相同，型号中一般会体现品牌，类别，尺寸，特性，波形等内容。详情：《 KOAN晶振型号的含义 》。 怎么在KOAN官网上选择合适的晶振？ 我想要7050尺寸，CMOS输出的普通时钟振荡器。怎么在www.koan-xtal.com官网上找到呢？？详情：《 官网答疑: 怎么找到想选购的时钟振荡器？ 》

晶振是利用石英晶体的压电效应制成的谐振器件，分为无源晶振和有源晶振两大类，可应用于雷达，导航，通讯，气象，工业等领域。在选购有源晶振(包括时钟振荡器，压控晶振，温补晶振，以及恒温晶振)时，输出波形是主要参数之一。 无源晶振的波形为正弦波；而有源晶振有更多选择：正弦波或者方波。我们无法从外观辨认有源晶振的波形，需要参照产品料号和规格书。 凯擎小妹建议您结合波形特点和应用领域，权衡利弊后选择合适的波形。以下内容将介绍单端输出(Sine/Clipped Sine, CMOS/TTL) 和差分输出(LVPECL, LVDS, HCSL) 波形： 单端输出Single Ended Sine/Clipped Sine 振荡电路的自然输出信号是正弦波，仅包含一个基频，不存在谐波。正弦波输出非常适合低相噪的应用。 CMOS/TTL CMOS输出器件适合走线较短的电路布局，适用于较低频率的时钟源(低于200MHz)。可使用低阻值串联电阻来减少反射并保持稳定的信号。CMOS比TTL有更低的成本，以及更好的抗噪性。 差分输出Differential Logic ECL/PECL/LVPECL ECL速度快，驱动能力强，噪声小，但是功耗大，使用中需要负电源。为了简化电源，出现了PECL和LVPECL的输出模式。 PECL经常用于高速领域内的一个非常重要的逻辑电路，电路速度快，驱动能力小，噪声小，高频。高功耗是PECL输出的主要缺点，且不同电平不能驱动。如果使用低电压3.3V/2.5V，则被称为LVPECL，即Low Voltage PECL。 LVDS LVDS输出是由美国国家半导体公司研发出来的。CMOS/TTL接口传送速率不高，距离较短，抗EMI电磁干扰能力较差。然而，LVDS可以解决这些问题，速率高，噪声低，传输距离远且准确。LVDS输出频率最高可达到2.1GHz，电压在1.8~3.3V。 HCSL HCSL是一种类似于LVPECL的新输出标准。其中一个优点是高阻抗输出，开关速度快。平均功耗介于LVDS和LVPECL之间。以7.0x5.0mm贴片为例，6脚最高可达到250MHz, 8脚最高可达到700MHz.