标签: 时钟管理

一种应用于FPGA时钟管理单元的锁相环设计

SCM应用系统中时钟管理方法的研究

人们在使用FPGA时，经常忽略它的一个优点——能够集成时钟解决方案。这种集成能力不但降低了系统成本，而且最新的65-nmAltera®Cyclone®IIIFPGA支持高级时钟管理和锁相环(PLL)技术，因此，还极大地提高了设计灵活性。设计人员利用CycloneIII时钟管理功能，管理整个FPGA和电路板的时钟系统。而且，由于CycloneIIIPLL集成在FPGA中，可以利用Altera的Quartus®II设计环境，轻松进行设置。白皮书利用高级CycloneIIIFPGAPLL，增加灵活性，提高集成度引言人们在使用FPGA时，经常忽略它的一个优点――能够集成时钟解决方案。这种集成能力不但降低了系统成本，而且最新的65-nmAlteraCycloneIIIFPGA支持高级时钟管理和锁相环(PLL)技术，因此，还极大地提高了设计灵活性。设计人员利用CycloneIII时钟管理功能，管理整个FPGA和电路板的时钟系统。而且，由于CycloneIIIPLL集成在FPGA中，可以利用Altera的QuartusII设计环境，轻松进行设置。CycloneIIIPLL时钟合成器体系结构图1所示为CycloneIIIPLL结构图。PLL是一种反馈环路，主要组成包括相位频率探测器(PFD)、电荷泵(CP)、环路滤波器(LF)、压控振荡器(VCO)和反馈计数器M。PFD探测输入时钟和反馈时钟之间的相位差，相位失配时，向PLL发出信号。CP和LF接收来自PFD的信号，将控制电压提供给VCO，以得到所需的输出频率和相位。PLL含有三种类型的计数器：预调整N计数器、后调整C计数器和反馈M计数器。图1.CycloneIIIPLL结构图8fI……