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众所周知，阻抗控制是我们做高速设计最基本的原则。目前常规的板厂会把阻抗控制在10%的误差，不少朋友就会有疑问，为什么是10%？理论上误差肯定是越小越好，所以为什么不能进一步的把常规控制能力推到8%，甚至5%呢？ 理想固然美好，但现实难免“残酷”。 影响PCB走线的阻抗的因素有很多，主要有铜线的宽度、铜线的厚度、介质的介电常数、介质的厚度、阻焊的厚度等。 因此，想把阻抗误差做小，需要在PCB加工过程中，对以上诸多因素的误差都要控制得非常好，最终的阻抗误差才会小。 但从PCB加工工艺一步一步往下去看，你会发现，几乎每一个流程都会对传输线阻抗控制产生误差，有的流程还充满随机性，因此10%这个数值是板厂综合到各种误差之后得出来的一个能够实现的比较优的数值了。而8%甚至5%，是非常难做到的。 难点1：玻纤效应 从PCB切片就可以看到，PCB介质(无论是core还是PP片)都是由两部分组成的，包括了玻璃纤维布(玻纤布)和树脂。其中玻纤布就像骨架，起增加强度和支持的作用，树脂就像胶水，起到粘合的效果。 什么是玻纤效应呢？玻纤效应是由于玻纤布和树脂的介电常数不同而引起的。一般来说，玻纤布的介电常数是6左右，而树脂比较低，一般在2-3之间。这个时候差分线处在玻纤布哪个位置就显得非常重要：落在空窗和落在布上，相应的阻抗差异较大，进而引起阻抗误差。 普通玻纤布的结构：存在空窗 玻纤效应对阻抗的影响主要是因为走线可能会落到空窗上，也可能会落在玻纤布上，由于两者介电常数有差异，因此表现出来的阻抗肯定就有差异了。 而在实际生产中，走线会落到空窗上，还是落在玻纤布上，是充满随机性的，因此这里引起的阻抗误差不可控。 难点2：线宽/线厚精度误差控制 线宽是影响阻抗的重要因素之一：线宽越大，阻抗越小。在PCB生产过程中，需要把线宽控制在10%的公差内，才能较好达到阻抗控制要求。同样的，线厚(铜厚)也是影响阻抗的重要因素之一：铜厚越大，阻抗越小。 但在实际生产中，线路精度控制不好，阻抗偏差大是很多PCB厂家最常见的问题。想要控制好线路精度，PCB厂家就必须拥有高品质的线路曝光机和真空蚀刻机。为保证线宽尽量一致，板厂还需要根据蚀刻侧蚀量、光绘误差、图形转移误差，对工程底片进行工艺补偿，以达到线宽/线厚的要求。 难点3：介质厚度控制 增加介质厚度可以提高阻抗，降低介质厚度可以减小阻抗。 不同的固化片有不同的胶含量与厚度，因此板厂需要精确了解板材本身的介质厚度；同时，板材压合后的厚度与压机的平整性、压板的程序有关。所以，板厂想要控制介质厚度，关键在于工程设计、压板控制、来料公差等方面。任一流程出现问题，都会影响板子最终的阻抗误差。 特别是高多层阻抗板，压合流程非常关键。因为PP介质层在高温压合下会呈现出流胶状态，这个时候，对于压合的温度，工艺，校准控制非常关键，否则成品介质层的厚度偏差会严重影响阻抗值的精度。 难点4：阻焊厚度控制 一般情况下，印上阻焊会使外层阻抗减少，因此在控制阻抗误差时会考虑到阻焊的影响。正常情况下，印刷一遍阻焊可使单端下降2Ω，可使差分下降8Ω；印刷两遍下降值为一遍时的2倍；当印刷三次以上时，阻抗值不再变化。 结语 影响阻抗误差的因素有很多，其中有的加工因素更是具有随机性，这便是阻抗误差难以做到5%的原因。因此，对一个产品的开发，可能更重要的不是从加工流程上去执着于10%、8%甚至5%的阻抗加工误差，而是把目光转到： 从PCB上更优化的设计去获取更多的系统裕量，以抵抗加工误差。

蛇形走线是PCB设计中会遇到的一种比较特殊的走线形式(如下图所示)，很多人不理解蛇形走线的意义。下面对蛇形走线的意义进行简单介绍。 蛇形走线，因为应用场合不同而具不同的作用： 一、电脑主板 如果蛇形走线在计算机板中出现，其主要起到一个滤波电感和阻抗匹配的作用，提高电路的抗干扰能力。计算机主机板中的蛇形走线，主要用在一些时钟信号中，如 PCI - Clk,AGPCIk、IDE、DIMM 等信号线。 二、 收音机天线电感线圈 若在一般普通PCB板中，除了具有滤波电感的作用外，还可作为收音机天线的电感线圈等等。如2.4G的对讲机中就用作电感。 三、信号布线严格等长，解决时滞造成的隐患。 对一些信号布线长度要求必须严格等长，高速数字PCB板的等线长是为了使各信号的延迟差保持在一个范围内，保证系统在同一周期内读取的数据的有效性(延迟差超过一个时钟周期时会错读下一周期的数据)。 如 INTELHUB架构中的 HUBLink，一共13根，使用233MH.的频率，要求必须严格等长，以消除时滞造成的隐患，绕线是惟一的解决办法。一般要求延迟差不超过1/4时钟周期，单位长度的线延迟差也是固定的，延迟跟线宽、线长、铜厚、板层结构有关，但线过长会增大分布电容和分布电感，使信号质量有所下降。 所以时钟1C引脚一般都接 RC端接，但蛇形走线并非起电感的作用。相反地，电感会使信号中的上升沿中的高次谐波相移，造成信号质量恶化，所以要求蛇形线间距最少是线宽的两倍。信号的上升时间越小，就越易受分布电容和分布电感的影响。 四、分布参数LC滤波器 蛇形走线在某些特殊的电路中起到一个分布参数的LC滤波器的作用。 总结： PCB蛇形运用是根据场景变化的，欢迎补充，谢谢！

本文就旁路电容、电源、地线设计、电压误差和由PCB布线引起的电磁干扰(EMI)等几个方面，讨论模拟和数字布线的基本相似之处及差别。 工程领域中的数字设计人员和数字电路板设计专家在不断增加，这反映了行业的发展趋势。尽管对数字设计的重视带来了电子产品的重大发展，但仍然存在， 而且还会一直存在一部分与模拟或现实环境接口的电路设计。模拟和数字领域的布线策略有一些类似之处，但要获得更好的结果时，由于其布线策略不同，简单电路 布线设计就不再是最优方案了。本文就旁路电容、电源、地线设计、电压误差和由PCB布线引起的电磁干扰(EMI)等几个方面，讨论模拟和数字布线的基本相 似之处及差别。 模拟和数字布线策略的相似之处 旁路或去耦电容 在布线时，模拟器件和数字器件都需要这些类型的电容，都需要靠近其电源引脚连接一个电容，此电容值通常为0.1uF。系统供电电源侧需要另一类电容，通常此电容值大约为10uF。 这些电容的位置如图1所示。电容取值范围为推荐值的1/10至10倍之间。但引脚须较短，且要尽量靠近器件(对于0.1uF电容)或供电电源(对于10uF电容)。 在电路板上加旁路或去耦电容，以及这些电容在板上的位置，对于数字和模拟设计来说都属于常识。但有趣的是，其原因却有所不同。在模拟布线设计中，旁 路电容通常用于旁路电源上的高频信号，如果不加旁路电容，这些高频信号可能通过电源引脚进入敏感的模拟芯片。一般来说，这些高频信号的频率超出模拟器件抑 制高频信号的能力。如果在 模拟电路 中不使用旁路电容的话，就可能在信号路径上引入噪声，更严重的情况甚至会引起振动。     图1 在模拟和数字PCB设计中，旁路或去耦电容(0.1uF)应尽量靠近器件放置。供电电源去耦电容(10uF)应放置在电路板的电源线入口处。所有情况下，这些电容的引脚都应较短 图2 在此电路板上，使用不同的路线来布电源线和地线，由于这种不恰当的配合，电路板的电子元器件和线路受电磁干扰的可能性比较大     图3 在此单面板中，到电路板上器件的电源线和地线彼此靠近。此电路板中电源线和地线的配合比图2中恰当。电路板中电子元器件和线路受电磁干扰(EMI)的可能性降低了679/12.8倍或约54倍     对于控制器和处理器这样的数字器件，同样需要去耦电容，但原因不同。这些电容的一个功能是用作“微型”电荷库。在数字电路中，执行门状态的切换通常 需要很大的电流。由于开关时芯片上产生开关瞬态电流并流经电路板，有额外的“备用”电荷是有利的。如果执行开关动作时没有足够的电荷，会造成电源电压发生 很大变化。电压变化太大，会导致数字信号电平进入不确定状态，并很可能引起数字器件中的状态机错误运行。流经电路板走线的开关电流将引起电压发生变化，电 路板走线存在寄生电感，可采用如下公式计算电压的变化：V = LdI/dt 其中，V = 电压的变化;L = 电路板走线感抗;dI = 流经走线的电流变化;dt =电流变化的时间。 因此，基于多种原因，在供电电源处或有源器件的电源引脚处施加旁路(或去耦)电容是较好的做法。 电源线和地线要布在一起 电源线和地线的位置良好配合，可以降低电磁干扰的可能性。如果电源线和地线配合不当，会设计出系统环路，并很可能会产生噪声。电源线和地线配合不当的PCB设计示例如图2所示。 此电路板上，设计出的环路面积为697cm2。采用图3所示的方法，电路板上或电路板外的辐射噪声在环路中感应电压的可能性可大为降低。 模拟和数字领域布线策略的不同之处 地平面是个难题 电路板布线的基本知识既适用于 模拟电路 ，也适用于数字电路。一个基本的经验准则是使用不间断的地平面，这一常识降低了数字电路中的dI/dt(电流随时间的变化)效应，这一效应会改变地的电势并会使噪声进入 模拟电路 。数字和 模拟电路 的布线技巧基本相同，但有一点除外。对于 模拟电路 ，还有另外一点需要注意，就是要将数字信号线和地平面中的回路尽量远离 模拟电路 。这一点可以通过如下做法来实现：将模拟地平面单独连接到系统地连接端，或者将 模拟电路 放置在电路板的最远端，也就是线路的末端。这样做是为了保持信号路径所受到的外部干扰最小。对于数字电路就不需要这样做，数字电路可容忍地平面上的大量噪声，而不会出现问题。     图4 (左)将数字开关动作和 模拟电路 隔离，将电路的数字和模拟部分分开。 (右) 要尽可能将高频和低频分开，高频元件要靠近电路板的接插件     图5 在PCB上布两条靠近的走线，很容易形成寄生电容。由于这种电容的存在，在一条走线上的快速电压变化，可在另一条走线上产生电流信号     图6 如果不注意走线的放置，PCB中的走线可能产生线路感抗和互感。这种寄生电感对于包含数字开关电路的电路运行是非常有害的 元件的位置 如上所述，在每个PCB设计中，电路的噪声部分和“安静”部分(非噪声部分)要分隔开。一般来说，数字电路“富含”噪声，而且对噪声不敏感(因为数字电路有较大的电压噪声容限);相反， 模拟电路 的电压噪声容限就小得多。两者之中， 模拟电路 对开关噪声最为敏感。在混合信号系统的布线中，这两种电路要分隔开，如图4所示。 PCB设计产生的寄生元件 PCB设计中很容易形成可能产生问题的两种基本寄生元件：寄生电容和寄生电感。设计电路板时，放置两条彼此靠近的走线就会产生寄生电容。可以这样 做：在不同的两层，将一条走线放置在另一条走线的上方;或者在同一层，将一条走线放置在另一条走线的旁边，如图5所示。在这两种走线配置中，一条走线上电 压随时间的变化(dV/dt)可能在另一条走线上产生电流。如果另一条走线是高阻抗的，电场产生的电流将转化为电压。 快速电压瞬变最常发生在模拟信号设计的数字侧。如果发生快速电压瞬变的走线靠近高阻抗模拟走线，这种误差将严重影响 模拟电路 的精度。在这种环境中， 模拟电路 有两个不利的方面：其噪声容限比数字电路低得多;高阻抗走线比较常见。 采用下述两种技术之一可以减少这种现象。最常用的技术是根据电容的方程，改变走线之间的尺寸。要改变的最有效尺寸是两条走线之间的距离。应该注意， 变量d在电容方程的分母中，d增加，容抗会降低。可改变的另一个变量是两条走线的长度。在这种情况下，长度L降低，两条走线之间的容抗也会降低。 另一种技术是在这两条走线之间布地线。地线是低阻抗的，而且添加这样的另外一条走线将削弱产生干扰的电场，如图5所示。 电路板中寄生电感产生的原理与寄生电容形成的原理类似。也是布两条走线，在不同的两层，将一条走线放置在另一条走线的上方;或者在同一层，将一条走 线放置在另一条的旁边，如图6所示。在这两种走线配置中，一条走线上电流随时间的变化(dI/dt)，由于这条走线的感抗，会在同一条走线上产生电压;并 由于互感的存在，会在另一条走线上产生成比例的电流。如果在第一条走线上的电压变化足够大，干扰可能会降低数字电路的电压容限而产生误差。并不只是在数字 电路中才会发生这种现象，但这种现象在数字电路中比较常见，因为数字电路中存在较大的瞬时开关电流。 为消除电磁干扰源的潜在噪声，最好将“安静”的模拟线路和噪声I/O端口分开。要设法实现低阻抗的电源和地网络，应尽量减小数字电路导线的感抗，尽量降低 模拟电路 的电容耦合。 结语 数字和模拟范围确定后，谨慎地布线对获得成功的PCB至关重要。布线策略通常作为经验准则向大家介绍，因为很难在实验室环境中测试出产品的最终成功与否。因此，尽管数字和 模拟电路 的布线策略存在相似之处，还是要认识到并认真对待其布线策略的差别。

在高频领域，信号或电磁波必须沿着具有均匀特征阻抗的传输路径传播。当遇到了阻抗失配或不连续现象时，一部分信号将被反射回发送端，剩余部分电磁波将继续传输到接收端。信号反射和衰减的程度取决于阻抗不连续的程度。当失配阻抗幅度增加时，更大部分的信号会被反射，接收端观察到的信号衰减或劣化也就更多。 阻抗失配现象在交流耦合(又称隔直)电容的SMT焊盘、板到板连接器以及电缆到板连接器(如SMA)处经常会遇到。 在如图1所示的交流耦合电容SMT焊盘的案例中，沿着具有100Ω差分阻抗和5mil铜箔宽度的PCB走线传播的信号，在到达具有更宽铜箔(如0603封装的30mil宽)的SMT焊盘时将遇到阻抗不连续性。这种现象可以用式(1)和式(2)解释。铜箔的横截面积或宽度的增加将增大条状电容，进而给传输通道的特征阻抗带来电容不连续性，即负的浪涌。     为了尽量减小电容的不连续性，需要裁剪掉位于SMT焊盘正下方的参考平面区域，并在内层创建铜填充，分别如图2和图3所示。这样可以增加SMT焊盘与其参考平面或返回路径之间的距离，从而减小电容的不连续性。同时应插入微型缝合过孔，用于在原始参考平面和内层新参考铜箔之间提供电气和物理连接，以建立正确的信号返回路径，避免EMI辐射问题。     但是，距离“d ”不应增加得太大，否则将使条状电感超过条状电容并引起电感不连续性。式中： 条状电容(单位：pF); 条状电感(单位：nH); 特征阻抗(单位：Ω); ε=介电常数; 焊盘宽度; 焊盘长度; 焊盘和下方参考平面之间的距离; 焊盘的厚度。 相同概念也可以应用于板到板(B2B)和电缆到板(C2B)连接器的SMT焊盘。 下面将通过TDR和插损分析完成上述概念的验证。分析是通过在EMPro软件中建立SMT 焊盘3D 模型， 然后导入Keysight ADS中进行TDR和插损仿真完成的。 分析交流耦合电容的SMT焊盘效应 在EMPro中建立一个具有中等损耗基板的SMT的3D模型，其中一对微带差分走线长2英寸、宽5mil，采用单端模式，与其参考平面距离3.5mil，这对走线从30mil宽SMT焊盘的一端进入，并从另一端引出。       图4和图5分别显示了仿真得到的TDR和插损图。参考平面没有裁剪的SMT设计造成的阻抗失配是12Ω，插损在20GHz时为-6.5dB。一旦对SMT焊盘下方的参考平面区域进行了裁剪(其中“d ”设为10mil)，失配阻抗就可以减小到2Ω，20GHz时的插损减小到-3dB。进一步增加“d ”会导致条状电感超过电容，从而引起电感不连续性，转而使插损变差(即-4.5dB)。 分析B2B连接器的SMT焊盘效应 在EMPro中建立一个B2B连接器的SMT焊盘的3D模型，其中连接器引脚间距是20mil，引脚宽度是6mil，焊盘连接到一对长5英寸、宽5mil，采用单端模式的微带差分走线，走线距其参考平面3.5mil。SMT焊盘的厚度是40mil，包括连接器引脚和焊锡在内的这个厚度几乎是微带PCB走线厚度的40倍。         铜厚度的增加将导致电容的不连续性和更高的信号衰减。这种现象可以分别由图6和图7所示的TDR和插损仿真图中看出来。通过裁剪掉SMT焊盘正下方适当间距“d ”(即7mil)的铜区域，可以最大限度地减小阻抗失配。 小结 本文的分析证明，裁剪掉SMT焊盘正下方的参考平面区域可以减小阻抗失配，增加传输线的带宽。SMT焊盘与内部参考铜箔之间的距离取决于SMT焊盘的宽度以及包括连接器引脚和焊锡在内的SMT焊盘有效厚度。在PCB投产之前应先进行3D建模和仿真，确保构建的传输通道具有良好的信号完整性。

作者：一博科技SI工程师张吉权       摘要：信号在媒质中传播时，其传播速度受信号载体以及周围媒质属性决定。在PCB（印刷电路板）中信号的传输速度就与板材DK（介电常数），信号模式，信号线与信号线间耦合以及绕线方式等有关。随着PCB走线信号速率越来越高，对时序要求较高的源同步信号的时序裕量越来越少，因此在PCB设计阶段准确知道PCB走线对信号时延的影响变的尤为重要。本文基于仿真分析DK，串扰，过孔,蛇形绕线等因素对信号时延的影响。       关键词：传输时延, 有效介电常数，串扰  DDR 奇偶模式       1.引言      信号要能正常工作都必须满足一定的时序要求，随着信号速率升高，数字信号的发展经历了从共同步时钟到源同步时钟以及串行（serdes）信号。在当今的消费类电子，通信服务器等行业，源同步和串行信号占据了很大的比重。串行信号比如常见PCIE，SAS，SATA，QPI，SFP+，XUAI，10GBASE-KR等信号，源同步信号比如DDR信号。      串行信号在发送端将数据信号和时钟（CLK）信号通过编码方式一起发送，在接收端通过时钟数据恢复（CDR）得到数据信号和时钟信号。由于时钟数据在同一个通道传播，串行信号对和对之间在PCB上传输延时要求较低，主要依靠锁相环（PLL）和芯片的时钟数据恢复功能。      源同步时钟主要是DDR信号，在DDR设计中，DQ（数据）信号参考DQS（数据选通）信号，CMD（命令）信号和CTL（控制）信号参考CLK（时钟）信号，由于DQ的速率是CMDCTL信号速率2倍，所以DQ信号和DQS信号之间的传输延时要求比CMDCTL和CLK之间的要求更高。目前市场上主流的为DDR1/ DDR2/ DDR3。DDR4预计在2015年将成为消费类电子的主要设计，随着DDR信号速率的不断提高，在DDR4设计中特别是DQ和DQS之间传输时延对设计者提出更高的挑战。      在PCB设计的时候为了时序的要求需要对源同步信号做一些等长，一些设计工程师忽略了这个信号等长其实是一个时延等长，或者说是一个‘时间等长’。        2.传输时延简介  Time delay又叫时延(TD)，通常是指电磁信号或者光信号通过整个传输介质所用的时间。在传输线上的时延就是指信号通过整个传输线所用的时间。  Propagation delay又叫传播延迟(PD)，通常是指电磁信号或者光信号在单位长度的传输介质中传输的时间延迟，与“传播速度”成反比例（倒数）关系，单位为“Ps/inch”或“s/m”。  从定义中可以看出时延=传播延迟*传输长度(L) 其中      v 为传播速度，单位为inch/ps或m/s      c 为真空中的光速（3X108 m/s）      εr 为介电常数      PD 为传播延迟，单位为Ps/inch或s/m      TD 为信号通过长度为L的传输线所产生的时延      L为传输线长度，单位为inch或m 从上面公式可以知道，传播延迟主要取决于介质材料的介电常数，而传播时延取决于介质材料的介电常数、传输线长度和传输线横截面的几何结构（几何结构决定电场分布，电场分布决定有效介电常数）。严格来说，不管是延迟还是时延都取决于导体周围的有效介电常数。在微带线中，有效介电常数受横截面的几何结构影响比较大；而串扰，其有效介电常数受奇偶模式的影响较大；不同绕线方式有效介电常数受其绕线方式的影响。       3.仿真分析过程      3.1 微带线和带状线传输时延      PCB中微带线是指走线只有一个参考面，如下图1；带状线是指走线有2个参考面，如下图2.     带状线由于电磁场都被束缚在两个参考面之间的板材中，所以走线的有效介电常数为板材的介电常数。 微带线会导致部分电磁场暴露在空气中，空气的相对介电常数约为1.0006，板材如常规FR4的介电常数为4.2，那么微带线的有效介电常数在1和4.2之间，可以利用下面的公式计算微带线的有效介电常数【Collins,1992】： εe = (εr +1)/2 + (εr -1)/2（1+12H/W）-1/2  + F -0.217(εr -1)T/√WH      3.1      F = 0.02 (εr -1)（1-W/H）2   (W/H 1)     F= 0 (W/H 1)           3.2 其中，εe 为有效介电常数， εr 为电路板材料的介电常数，H为导线高于地平面的高度，W为导线宽度，T为导线厚度。                                                                图4 微带线层叠与时延                                                               图5 带状线层叠和时延     在图4和图5的层叠结构下，1000mil的走线时延差=179.729ps-147.954ps=31.775ps，可以看出这个差距是非常大的。在做源同步的DDR同组等长时候只考虑物理等长会带来很严重的'时间不等长。       3.2 走线和过孔传输时延    在PCB设计时候，经常会遇到走线换层，走线换层必须借助于过孔。但长度相等的过孔和走线之间的时延并不相等。过孔的时延可以用式3.3表示                              TD_via=√LC                            3.3     其中TD_via表示信号经过过孔的时延，L表示过孔的寄生电感，C表示过孔的寄生电容。从式3.3可以看出寄生电容和寄生电感都会导致过孔的传输时延变大。而不同过孔结构寄生参数也会发生改变。下面通过仿真分析过孔时延和传输线时延时间的偏差。                                                  图6 过孔结构及寄生参数      如图6所示过孔结构时延可以根据式3.3计算出：  TD_via=√LC=sqr（0.4021pf*1326.2pH）=23.1ps                  式3.4      由式3.4可以看出，结构如图6所示过孔的传输时延为23.1ps。而对于普通FR4板材的微带线，1.6mm走线传输时延约为11ps，对于带状线约为12.5ps。通过计算可以看出相同长度的走线和过孔之间的时延相差是非常大的。因此对设计工程师来讲设计的时候尽量做到以下两点：     1）需要做等长的信号要尽量走同层，换层时需要注意总的长度要保持相等并且每层走线都需要等长。      2） 需要等长的信号走相同走线层可以保持过孔的时延一致,从而消除过孔时延不一致带来的影响。