标签: 时序闭合

使用序列门控在扫描位移中实现强大的时序闭合使用序列门控在扫描位移中实现强大的时序闭合（专题文章，2011年3月2日）作者：AmolAgarwal和AbhishekMahajan，飞思卡尔半导体公司如今，所有SOC都使用扫描结构来检测设计中的任何制造缺陷。扫描链专为测试而设计，按串行形式连接芯片的时序元件。由于扫描元件之间缺少组合逻辑，因此这些扫描链容易出现保持故障。除了采用小于90纳米的技术外，OCV（片上工艺偏差）对时序裕量有着巨大的影响。因此，除非设计在多个拐角处实现时序签核（sign-off），否则极有可能出现保持故障，尤其是在扫描链等保持关键路径上。这些保持故障会导致芯片无法在实际的应用中使用（即便芯片能够在功能场景中完全运行也会如此）。如果芯片中出现这些故障，将会降低成品率，影响产量，由此导致设计公司蒙受巨大的经济损失。因此，我们需要设计一个强大的扫描结构来解决上述问题。在本文中，我们将首先快速回顾锁存器与触发器的时序基本概念。在下一节中，我们将介绍扫描链以及与其相关的时序闭合问题。然后，我们将解释如何在扫描链中使用锁存器和触发器创建强大的扫描结构，以避免在小于90纳米的技术中出现时序故障。我们将介绍最优秀的解决方案，满足扫描链中所有可能出现的时序元件组合的时序要求。建立/保持时序概述触发器和锁存器是时序电路的两个基本构件。触发器在所应用的时钟脉冲的活动边沿（正或负）更改其状态。触发器在无活动时钟边沿时只保持其输出。另一方面，锁存器是电平敏感器件，它不断对其输入进行采样，并相应地在某些电平启动信号的活动脉冲电平（正或负）上更改其输出。触发器采用主从配置，有两个锁存器在彼此相对的活动电平上以级联方式工作。一个触发器的面积几乎是锁存器面积的两倍。为了实现同步设计，我们需要确保触发器/锁存器的输出不处于亚稳状……