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Cadence高速PCB的时序分析1Cadence高速PCB的时序分析1.引言时序分析，也许是SI分析中难度最大的一部分。我怀着满腔的期许给Cadence的资深工程师发了一封e-mail，希望能够得到一份时序分析的案例，但是希望化作了泡影。资深工程师告诉我，他们还没有能够编写一个具体的案例。于是，我不得不将我的期许转化为自己研究并编写一个具体的案例，与广大PCB工程师共享，令大彼天下PCB寒士俱欢颜。既然有了共产主义的期许，自然就有了奋斗的信念。如果你觉得好，请你顶一下；如果你觉得烂，请你顶起来骂一下。2.从什么是时序电路谈起我的导师，一位诲人不倦的人类伟大灵魂工程师，当我将CPLD连在了CPU的数据、地址、读写和片选信号上，并企图在CPLD中自定义几个寄存器使得这几个寄存器相对于CPU就好似异步访问的存储空间时（如图1），他迷惘了。他认为我应该将CPU的时钟输出到CPLD，不然就无法做到异步访问CPLD的时序。图1CPLD做异步访问存储器原来这个世界从第一天起就将时序电路定义错了，它们定义为y=f(x1,x2,…,xn,t1,t2,…,tn)即函数值y不仅与输入有关，还与时钟触发条件有关，正是因为时钟，才叫时序电路。我要将这世界颠倒的黑都纠白了。为什么只有时钟能作触发条件，做触发条件的不一定只是时钟。图2是TMS320C6713这一DSP的异步存储器读定时。很显然，在CPLD中触发其将寄存器中数据放入总线的触发条件是读信号（图中画红线处触发）。这个读信号就成为二者之间的握手信号，在DSP写CPLD的时候握手信号则是写信号了。用CPLD实现这个异步存储器的VHDL程序如下：re定义为读信号输入，wr定义为写信号输入，D_REG定义为数据寄存器，data是……
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Cadence高速PCB的时序分析2Cadence高速PCB的时序分析（2）列位看观，在上一次的连载中，我们介绍了什么是时序电路，时序分析的两种分类（同步和异步），并讲述了一些关于SDRAM的基本概念。这一次的连载中，我们将介绍什么是定时问题，怎样保证接收端的建立和保持时间。信号经过传输线到达接收端之后，必须满足建立时间和保持时间这两个时序参数，它们由接收器本身的特性决定，可以从芯片的数据手册中获得。时钟沿有效时，要求数据必须已经存在一段时间，这就是器件需要的建立时间（SetupTime）；而时钟边沿触发之后，数据还必须要继续保持一段时间，以便能稳定的读取，这就是器件需要的保持时间（HoldTime）。数据信号在时钟沿触发前后持续的时间必须分别都要超过建立和保持时间，否则接收端可能不能正确地采样到数据，setup/hold时间是时序问题产生的根源。我们分析DSP读取SDRAM数据时怎样才能满足DSP的建立和保持时间。不管列位看观在哪篇文献里看到了哪样的定时数学公式，请你将它遗忘。我们从来不需要死记硬背任何的数学公式，我们要的是聪明的分析头脑。图6为DSP读取SDRAM数据的定时，很明显，DSP在ECLKOUT的上升沿采样数据，图6中的时间6和时间7分别是建立和保持时间，查TMS320C6713数据手册获知建立时间最小为1.5ns，保持时间最小为2.5ns。图6TMS320C6713读取SDRAM数据的时序在DSP读取SDRAM数据时，SDRAM在第一个时钟的上升沿后将数据放入总线，而DSP总是在接下来的一个时钟上升沿触发时采样数据，如图7所示，我们先假设SDRAM与DSP的时钟是完全同步的。显然欲满足DSP的setup/hold，必须有：……
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