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微波DDS-PLL频率合成器研究微波DDS-PLL频率合成器研究房治国唐小宏王占平渠丽娟电子科技大学电子工程学院摘要成都610054本文介绍了采用直接数字频率合成器DDS激励锁相环PLL的方案构成微波锁分析了设计DDS-PLL频率合成器应注意的问题特别对系统设计的关键问题提出了一些见解工作频率范围620MHz输出功率684MHz对杂散抑制技术和PLL所设计的微波DDS-PLL相位噪相源的实验研究的结构进行了阐述频率合成器指标为50MHz内杂散达到-76dBc声优于-105dBc/Hz@10kHz相源的跳频输出关键字微波15dBm只需修改单片机的控制程序就可实现锁构成跳频锁相源DDSPLL杂散相位噪声频率合成器1.引言随着现代无线通信系统的发展移动通信雷达制导武器和电子对抗等系统对频率合成器的频率准确度频谱纯度和频率稳定度提出了越来越高的要求世界各国都非常重视频率合成器的研究低相位噪声低杂散和高速变频的频率合成器成为其发展的主要趋势该类频率合成器的研究对通信以及国防事业均具有积极的意义[1][2]在一些要求较高的系统中大部分采用DDS激励PLL这一方案文献[3]采用DDS激励PLL的来实现短波快速频率合成器一个PLL来实现频率合成器方案应用到星载雷达系统中功率起伏2dB杂散抑制采用了一个PLL输出作DDS的时钟用DDS激励另文献[4]将这种15dBm文献[5]采用频率范围10kHz对DDS的固有杂散的抑制取得了很好的效果指标达到-65dBc输出频段11851325MHz1kHz输出功率单边带相位噪声-90dBc/Hz其指标达到相位噪声DDS激励PLL的方案516……