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VHDL中的信号与变量维普资讯http://www.cqvip.com第３２卷第１１期２００６年１１月电字工暖师ＥＬＥＣＴＲＯＮＩＣＥＮＧＩＮＥＥＲＶ（）１．３２Ｎ０．１ｌＮＯＶ．２ｏ０６ＶＨＤＬ中的信号与变量杨丹（东南大学无线电工程系，江苏省南京市２１００９６）摘要：探讨了在使用ＶＨＤＬ（甚高速集成电路描述语言）进行数字电路设计时，如何设置数字电路设计中的数据对象的若干问题。在简单介绍ＶＨＤＬ的发展后给出ＶＨＤＬ的数据对象（常量、信号和变量）一些基本概念的基础上，重点阐述了ＶＨＤＬ设计中的信号与变量这两个极易混淆的数据对象在使用上的区别，并通过若干相似实例程序的仿真波形图显示这一区别；最后给出了应用ＶＨＤＬ进行设计过程中应注意的问题。关键词：ＶＨＤＬ；信号；变量中图分类号：ＴＰ３ｌ２０引言ＶＨＤＬ（甚高速集成电路描述语占）是一种具有强大行为描述能力的语言，是系统没计领域最佳的硬件描述语言，用ＶＨＤＬ设计数字电路，町以把复杂的电路系统视为一个模块，对应一个设计实体。ＶＨＤＬ是为了满足逻辑设计过程ｆ１的各种需求而设计的，可以用来描述逻辑设计的结构，比如逻辑设汁中有多少个子逻辑，而这些子逻辑又是如何连接的。此外，ＶＨＤＬ并ｆ．分关心一个具体逻辑是靠何种方式……