原创 cpld 时序仿真时延的困惑

2009-8-22 13:14 2805 9 9 分类: FPGA/CPLD

今天用TimeQuest 仿真时,发现时延长的出奇。编译的型号EPM240/C5 ,数据手册上说引脚到引脚的时延是3.6~4.5ns.  仿真如下图:


点击看大图


always@(posedge clk)
 begin
  b= a;
  c= b;
  end
从上升沿到b,c动作,有6.8ns左右,仿真结果正确吗?


 既然时序仿真不行,就用功能仿真 吧


Processing/Simulator Tool  


在仿真窗口,选择仿真模式(Simulation mode) 为Functional ,即功能仿真。


选择好仿真输入(Simulation input)   xxxx.vwf


点击Generate Functional Simulation Netlist 生成功能仿真网表。


我的晶振只有50M ,应该不太考虑时序仿真的问题吧?

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