原创 Quartus中open drain信号的生成

2009-6-1 15:54 2699 1 1 分类: FPGA/CPLD

1.将信号赋值如下:


a<= b? 1'bz:1'b0


a会变成一个由b驱动的opendrain信号


2.打开auto open drain选项


3.打开WYSIWYG primitive resynthesis优化选项


4.在assignment editor中将a设成auto open drain


5.在综合完成时在fitter报告中检查相应管教

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