原创 FPGA进阶

       1、FPGA的管脚锁存约束。用FPGA对高速ADC（超过100MSPS）进行采样时，由于PCB布板或其他因素，可能会造成ADC的并行数据输出线D0...D13到FPGA的时间点有微小差异，则FPGA直接把此数据送到FIFO可能会造成数据的错误。小窍门：对ADC数据锁存的第一个寄存器进行约束，使其约束到IO_PAD上去。

     2、DCM的问题：若提供给ADC和FPGA的时钟为同一时钟，则一般要求ADC输出数据锁存时钟的相位与ADC采样时钟的相位相差180度。可使用DCM来调整他们之间的相位关系，DCM的调整范围为－60～60度。

    3、把自己写的程序封装成IP_Core.