原创 Verilog中integer与reg的区别

2009-3-16 20:09 7704 14 18 分类: FPGA/CPLD

 


艾米电子工作室FPGA系列文章


——Verilogintegerreg的区别


By 艾米电子<?xml:namespace prefix = o ns = "urn:schemas-microsoft-com:office:office" />


2009-03-16


 


Http://www.amy-studio.com


 


原文下载:


pdf.gifVerilog中integer与reg的区别.pdf


 


此片文章源于网友的一个问题?


原文地址:


http://amy-dz.bbs.id666.com/ShowPost.asp?ThreadID=94


 


开发板子LED例程中,计数变量为什么使用整数阿,跟使用reg有什么区别嘛?


 


以前一直用,也没有多想这二者之间的区别,今天抱着验证态度,做一个简单的测试,结论是:使用计数器寄存器的时候 还是 利用合适的位宽reg类型比较好,养成好习惯,对以后的深入学习很用帮助,附图如下:


 点击看大图


<?xml:namespace prefix = v ns = "urn:schemas-microsoft-com:vml" />


1 采用reg消耗资源情况


点击看大图



2 采用integer消耗资源情况


点击看大图 



3 采用reg 内部RTL


点击看大图



4 采用integer 内部RTL


 



 


 


附源程序如下:


module         test(


                                   clk_in,


                                   clk_out        


                                   );


 


input             clk_in;


output           clk_out;


 


reg         clk_out;


 


parameter    DIV = 3;


                    


reg  [3:0] count;


//integer             count;


 


always @(posedge clk_in)


begin


              if( count == DIV)


              begin


                     count <= 0;


                     clk_out = ~clk_out;


              end


              else


                     count <= count + 1'b1;     


end


endmodule

文章评论4条评论)

登录后参与讨论

用户226668 2009-5-8 10:27

integer 不是不能综合吗? 如果有负数,该怎么处理? 多一个integer类型的数据如果赋值-5000最高位是不是符号位?

zhangshaobing517_935512703 2009-3-17 23:24

刚开始学习这个软件以前使用的是另外一个,今天在用PLL的时候出现这个问题,警告: Warning: PLL "Clock_Pll:clk1|altpll:altpll_component|pll" is in normal or source synchronous mode with output clock "compensate_clock" set to clk[0] that is not fully compensated because it feeds an output pin -- only PLLs in zero delay buffer mode can fully compensate output pins Warning: PLL "Clock_Pll:clk1|altpll:altpll_component|pll" output port clk[1] feeds output pin "c1" via non-dedicated routing -- jitter performance depends on switching rate of other design elements. Use PLL dedicated clock outputs to ensure jitter performance Warning: PLL "Clock_Pll:clk1|altpll:altpll_component|pll" output port clk[2] feeds output pin "c2" via non-dedicated routing -- jitter performance depends on switching rate of other design elements. Use PLL dedicated clock outputs to ensure jitter performance 然后在器件下载程序的时候,找不器件,郁闷

zhaoliang_0801_926809075 2009-3-17 19:31

对,所以如果可以不用的话 还是用reg比较省资源

ilove314_323192455 2009-3-17 19:12

integer默认是32位的
相关推荐阅读
zhaoliang_0801_926809075 2009-07-28 09:13
基于FPGA和avr单片机的DDS信号发生器
基于FPGA和avr单片机的DDS信号发生器1、项目简介本设计提出了一种使用经济有效的低频信号发生器的设计方法,系统可以实现各种频率各种相位的输出,可以实现ASK、FSK调制信号的输出,其他的调制信号...
zhaoliang_0801_926809075 2009-07-27 23:30
出售msp430uif usb 仿真器
电路板稍有瑕疵,背面需要跳根线,请追求完美的朋友绕到,谢谢 :)此次一共有39块PCBPCB 定价 12元 (瑕疵修改后,定价15元)成品 定价 140元(瑕疵修改后,定价150元)芯片封装:MSP4...
zhaoliang_0801_926809075 2009-07-27 23:15
开源项目-基于FPGA的等精度频率计
开源项目-基于FPGA的等精度频率计1、项目简介:这是本人06年的一个课程设计,当时做完之后,总结了一个片论文发表《电子工程师》有兴趣的朋友可以看看,论文写的比较详细。利用51单片机和FPGA控制实现...
zhaoliang_0801_926809075 2009-07-04 23:38
FPGA入门系列实验教程——实验三 LED流水灯
FPGA入门系列实验教程——实验三 LED流水灯声明:本实验教程编写的目的就是为了指导FPGA初学者轻松入门,让初学者少走些弯路,但由于版主学习FPGA时间不长,水平有限,教程中肯定会出现这样或那样的...
zhaoliang_0801_926809075 2009-07-04 23:37
FPGA入门系列实验教程——实验一 点亮LED
FPGA入门系列实验教程——实验一 点亮LED声明:本实验教程编写的目的就是为了指导FPGA初学者轻松入门,让初学者少走些弯路,但由于版主学习FPGA时间不长,水平有限,教程中肯定会出现这样或那样的错...
zhaoliang_0801_926809075 2009-07-04 23:37
FPGA入门系列实验教程——实验二 LED闪烁灯
FPGA入门系列实验教程——实验二 LED闪烁灯声明:本实验教程编写的目的就是为了指导FPGA初学者轻松入门,让初学者少走些弯路,但由于版主学习FPGA时间不长,水平有限,教程中肯定会出现这样或那样的...
我要评论
4
14
关闭 站长推荐上一条 /2 下一条