原创 FPGA学习面临的问题

2009-10-14 13:53 2890 2 4 分类: FPGA/CPLD

1.modelsim和signaltap的联合调试

如何将signaltap测试的参数自动作为modelsim的仿真条件?

2.modelsim如何仿真图像处理算法

3.如何对时序对约束

在quartus中即使不做时序约束,往往编译也能通过。设计系统越来越复杂后,经常出现slack为负的情况,估计是组合逻辑过长,后来在组合逻辑中插入寄存器并尽量采用同步逻辑,但往往不能奏效。

4.如何观察关键路径

我用的是verilog来设计系统,在系统规模较小时用RTL viewer还能看懂一些路径,但是当程序很大后RTL viewer显示的线路很难看懂也就是说和源文件语言描述的路径差异很大,而且还分页,一条路径被分割在好几个视图里,不知大家是怎么观察路径的

5.Tco Tsu Th怎么设置

quartus 中有个地方对这几个参数进行设置,可是设置的依据是什么,网上资料基本都是将理论的,很少有这几个参数设置的实例。





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文章评论2条评论)

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用户1651241 2009-11-8 00:56

我对第三条和第四条也很感兴趣。

用户1651241 2009-11-8 00:55

希望最后能够得出这几个问题的答案,呵呵

用户461316 2008-9-17 10:32

没有附件啊!
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