迈向多处理器系统级芯片时代的片上网络技术-面包板社区

STNoC是一项非常先进的低成本片上网络技术，因为能够提供优化的结构、出色的性能和模块化设计，这项技术将会在实现多处理器系统级芯片上发挥重要作用。STNoC拓扑(Spidergon)基于三个基本组件：一个标准化的网络接口、一个带少量缓存的高性能虫洞路由器和一个物理通信链路。Spidergon采用类似于OSI的由四个网络层组成的通信协议栈：物理层、数据层、网络层和传输层。

系统级芯片(SoC)技术为开发新的先进的工程产品和市场构想带来了令人兴奋的机会。摩尔定律表明，CMOS的集成度将会连续不断地提高。因此，提供新的设计方法和工具，满足日益提高的系统复杂性、优异的性价比和产品上市时间短的需求，是摆在电子设计自动化业者面前的一个巨大挑战。例如，半导体国际技术发展路线图组织估计，到2007年，多处理器系统级芯片(MPSoC)将集成多达数十亿个频率高达几个GHz、工作电压低于1V的晶体管。MPSoC包括多个存储组件、通用CPU和专用内核（如数字信号处理器或超长指令字内核）等处理器单元和嵌入式硬件(如FPGA或音视频编解码器等专用知识产权模块)，这些组件通过一个复杂的通信结构相互连接在一起。

图1：ISO-OSI参考模型。

为了解决SoC日益提高的复杂性问题，传统的片上总线架构必须不断地改进。这意味每个IP模块的总线接口必须经常修改，而这会造成新的SoC解决方案上市时间延长。此外，尽管深亚微米技术提高了金属层的数量，但是典型金属线的阻容延时也随每一代制造工艺而提高。因为阻容延时、芯片工作频率、裸片大小和普通互连线的共同影响，SoC延时、功率和面积等各项要求中片上总线的影响最大。

片上网络模型

虽然长远看来片上光通信技术的前景很好，但就中短期而言，业内一致看好全新的片上互连架构，这种叫做片上网络(NoC)的技术能够降低SoC的价格和功耗，并能提高系统的性能和可伸缩性。NoC技术以成本低廉的点对点分组架构取代了传统的总线架构，分组架构整合了一个类似开放系统互连(OSI)的分层网络协议栈。如图1所示。

协议层通过详细定义的接口相互作用，为编程人员提供了一个通信框架的抽象概念。协议栈隐藏了下面的物理层的深亚微米技术问题，使网络服务如服务质量机制得以高效实现。在这种设计流程中，经过验证的IP模块经过配置，可以通过自己的NoC接口与其它SoC组件通信。

自2000年起，很多科研院所提出了各种各样的创新的片上网络架构，这些研究机构包括Bologna、KAIST、KTH、LIP-6、MIT、UCSD、Manchester、Stanford、Tampere和Technion以及飞利浦研究实验室、意法半导体和VTT技术研究中心等工业研究实验室。虽然当前的研究报告声称，新的片上网络架构对未来的MPSoC极具吸引力，但是有很多细节问题还尚未解决。例如，选择适合的拓扑、路由选择和流量控制策略、队列管理策略、数据包/消息格式和端到端的网络服务类型。

图2：STNoC实现ISO-OSI协议层的方法。

因为减少了网络缓存数量，数据包的延时与源端和目的端之间的距离无关，虫洞路由(wormhole routing)广泛用于NoC通信。数据包被分解成流量控制单位(flit)，然后，流量控制以一个一个的flit为单位运行。像ISO-OSI参考模型一样，NoC设计采用了一个普通的通信分层方法。

1. 物理层是指传播和变换信息的电线和电路(驱动器、中继器和布线)；

2. 数据链路层能确保即使在物理层不可靠的情况下也能可靠地传输数据，并处理媒介访问问题(共享或竞争)；

3. 网络层与拓扑和路由机制相关；

4. 传输层负责端到端服务和数据分段与重组；

5. 最后，应用层作为适配层起到揭露硬件及操作系统的调用并实现可靠的网络服务的作用，例如，通过适合的并行编程模型，分布式共享内存或消息传递。

ST片上网络方法

ST的片上网络(STNoC)方法遵循普通的片上网络方法。通过采用规则的拓扑，挖掘IP的重复使用率，利用模块化方法以及网络分层实现的多个抽象层，ST的方法可望为现有的系统级芯片和未来的多处理器系统级芯片提供最佳的性价比。STNoC是目前ST系统级芯片正在使用的互连技术STBUS的换代产品。这意味着STNoC技术向后兼容STBUS，也就是我们可以融合匹配STBUS和STNoC技术，使客户可以完全重新使用现有的IP。如图2所示，STNoC利用三个普通组件构成了一个专利拓扑(Spidergon)。

1. 网络接口(NI)通过把子系统的交易转换成在片上网络内传输数据包的方式连接各个IP模块，NI还能使与网络相关的属性对传输层来说是不可见的，以提高IP的重复使用率，能缩减MPSoC的设计时间。

2. 路由器负责在ST的Spidergon NoC拓扑内高效可靠地传输以flit为单位的数据包。STNoC路由器实现网络层、数据链路层和物理层，在传输延时和传输速率方面提供“尽力而为”和QoS级的网络传输。

3. 物理链路负责路由器和/或网络接口之间的实际信号传播。物理链路技术的选择，例如串行还是并行、同步还是异步，这些问题需要在芯片区域内的时钟信号分布、片上布线和所需的芯片面积之间做出均衡考虑。

STNoC拓扑

NoC拓扑的选择对MPSoC性价比具有很大的影响。为了缩短各种应用的设计和验证时间，各大研究机构和厂商纷纷提出了具有高效缓存管理、流量控制和路由机制的普通规则拓扑。

图3：普通网络拓扑实例。

图3回顾了以前提出的NoC拓扑实例。这些拓扑的相互比较通常是以理论上影响路由成本和性能的衡量标准为基础的，例如节点数量、边的数量、顶点数量、网络维度、网络大小粒度、网络直径、平均距离、网络中分宽度，以及针对普通通信模式的嵌入属性。

Spidergon NoC拓扑可望在理论衡量标准与最后的性价比之间实现最佳平衡，并将SoC市场的商业实际要求考虑在内。Spidergon拓扑基于一个双向环形结构，增加了每个节点与其对角邻点的交叉线。因此，每个到达非目的地的数据包都会顺时针、逆时针或交叉转发到最终的目的地。如图4所示，Spidergon拓扑可以转换成一个实用的低成本片上网络设计(单交叉)。

Spidergon拓扑是链路数量相对较少、大小粒度(叫做网络扩展性)恒定(等于2)的顶点对称的拓扑。维度较高的拓扑如2d-mesh或2d-torus没有太大的优势，这是因为小的非方形不规则网络(10到100个NoC节点)以及实用的非随机NoC应用流量(如多媒体流量)的相对确定性映射降低了系统性能。

因此，考虑到全面的验证和对设计空间的探讨，包括成本、功率和理论对应用性能的衡量标准，我们预计Spidergon NoC将能实现从今天的SoC集成产品发展到未来的复杂MPSoC应用，提供性价比越来越高的并不会影响产品上市时间的产品。