二、功能说明
RFID的Reader功能相当复杂,不仅需要操控2.4 GHz的收发机,还需辨识所接收到的每‘批数据,尤其足必须具有“防碰撞”的功能,以及将辨识的结果通过LCD显示,甚至经由标准连接接u卜传给PC机做进一步处理,因此,需要Nios的帮忙才能完成.上述功能。
这里所谓的“防碰撞”功能,可以解释如卜:当Reader读取卡片数据时,如果多张卡片同时发射,就有可能因为互相干扰而导致Reader读不到正确的数据,这种现象就叫做“碰撞”。由于碰撞是RFID必然会碰到的现象,因此,所有的RFID系统都必须具有“防碰撞”的功能。防碰撞的方法有很多种,本文所使用的方法足直接序列扩频(Direct Sequence Spread Spectrum,DSSS)。
本系统采用最省电的MAX3032来操控2.4 GHz发射机,并且以扩频方式将内藏的识别号码发射…去,以便实现2.4 GHz主动式模拟RFID Tag:另一方面,以功能强大的Nios来当作Reader的心脏,一边操作2.4 GHz接收机并月.将解调后的识别号码一一读出, 一边还可以将接收到的识别号码一一显示在LCD卜面。
小作品共计制作完成三片Tag以及一台Reader。
三、实现方法
如图2所示,本文利用MAX3032操控CC2420(2.4 GHz收发机)组成RFID Tag。其中使用MAX3032足为了省电:CC2420原是Chipcon所设计的ZigBee收发机芯片,但本设计并不使用ZigBee通信协议,而是将CC2420改用为RFID的收发机。
图2 RFID Tag模块
如图3所示,Reader接收端利用比赛所提供的APEX实验板,并以Nios 32一bit标准CPU为处理核心,将CC2420所收到的数据经对比确认无误后,再将ID送至LCD屏幕显示。
图3 Reader接收模块
四、系统构成
1.原理图
1)APEX Board to CC2420转接板
APEX Board to CC2420转换板电路如图4所示。
图4 APEXBoardtOCC2420转接板电路
由于一般方波正负沿会有噪声产生,所以难免有误动作的情况发生。为了使APEX实验板能直接经由预留的I/O口来驱动CC2420,于是在转接板上加入了能抑制噪声的简易电路,以避免误动作的情况发生。
2)TXControlBoard(Tag)
在作为Tag的控制板上,TX Control Board包括了MAX3032对CC2420的SPI控制界面、在系统可编程JTAG接口、7管脚开关及无稳态多谐振荡电路,而每个Tag的ID都存放在MAX3032a里。
2.系统近照
(1)cc2420打线近照如图5所示。
图5 CC2420打线近照
由于CC2420的封装为QLP(48pin),IC大小为6 mm×6 mm,管脚与管脚之间的距离仅0.5 mm,从而导致焊接困难,而研究室的研究方向为IC设计,所以正好有设备可以将线打到CC2420上。
(2)CC2420收发电路实体如图6所示。
图6 CC2420收发电路实体
(3)以MAX3032a为核心的RFID Tag控制板如图7所示。
图7 以MAX30:32a为核心的RFID Tag控制板
五、设计描述
本系统的设计重点在_于直接系列扩频(DSSS)技术应用于RFID。因此,Tag端的装置必须要能够使用扩频技术将本身的ID进行直接序列扩频,而且还要配合:Reader。所发出的信号,将扩频后的信号同步化,再转换成为2.405 GHz射频信号传送出来。不过本文由于使用了CC2420,它本身有内建的DSSS功能,故MAX3032可以通过SPI接口传送识别资料给CC2420。为了使其将来能够产品化,还要将电力消耗尽量降低。因此,Tag端预计使用MAX3000系列CPLD配合射频接收/发射电路来制作。至于扩频技术方面,则预计使用32chips的方式来扩频,CPLD的工作频率也将尽量降低,以降低电力消耗。
本设汁中SPI的时序如图8所示。
图9 Reader系统结构
六、系统特点
本系统的特点如下:
(1)成功地将Nios应用于RFID Reader上面。
(2)Reader感应范围于无障碍环境下可达到40m以上,一般障碍(水泥墙等一般遮蔽物)环境也可达20m左右。
在SOPC概念中,系统可以组成CPU、外围组件与内存接口,在本系统中利用了使用者所定义的组件通过Avalon总线连接外围接口及CPIJ互相沟通,其中通过Avalon总线以内存映像方式以及CPU资料存取方式读出所有Tag的ID。
七、总结
感谢这次比赛,让我们从中找到了解决问题的方法。
在比赛过程中,我们学习到了Nios的一些相关知识,SOPC的使用以及相关资料的读取。尤其是SOPC系统开发工具,使得系统开发者能够组成连接外围组件至Nios嵌入式处理器、CPU外围组件与内存间的接口。其嵌入式处理器系统包含一个或多个Nios CPU,一个Avalon总线及一些外围组件与内存的接口,设计者可以依自己的要求建构Nios系统。
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