原创 PrimeTime 的基本概念

一、定义设计环境
在对设计作时序分析之前,必须要定义好设计环境以使得在那些情况下满足
限制条件。
通过以下这些信息来说明设计环境：
时钟：时钟波形和时钟信号的性质;
输入、输出延迟：信号到每个输入端口的时间从每个输出端口离开所需的时间。这些时间是用一个时钟周期的相对量表示的;
输入端口的外部驱动：每一个输入端口的驱动单元或驱动电容,还可以用一个确定的过渡时间来表示;
电容负载：输入或输出端口的外部电容;
运作条件：环境特性（工艺、温度和电压）;
连线负载电容：用来预测布局布线后每一条连线的电容和电阻。

下图展示了用来定义设计环境的命令：

 
二、时序声明
通常当前设计只是一个更大电路的一部分。时序声明提供了时钟和输入、输
出延时的信息。在将设计建立起来之后,可以进行时序声明。
为了进行时序声明,包括以下一些内容：
说明时钟信息
描述一个时钟网络
说明时钟门锁（Clock-Gating）的建立和保持时间（Setup and Hold Checks）
建立内部生成的时钟
说明输入延时
说明时钟端的输入延时
说明输出延时


三、时序例外（Timing Exceptions）
PrimeTime缺省地认为所有的电路都是单时钟周期的。这意味着电路在一个
时钟周期之内将数据从一条路径的开始端传递到结束端。
在某些情况下,电路不是工作在这样的方式下。对具体的一条路径来说不适用单始终周期时序,所以必须对这些缺省的时序假设作例外说明。否则,时序分析将不能反映真实电路的工作情况。
主要有以下一些内容：
单时钟周期（缺省）路径延时限制
设置失败（False）路径
设置最大和最小路径延时
设置多时钟周期路径
路径说明方法
有效地说明例外情况
例外情况的优先级
报告例外情况
忽略例外情况
去除例外声明


四、报告的生成
在定义了时序声明和例外情况之后,可以生成时序分析报告,有助于定位设
计中的违规之处。在进行时序分析的时候,PrimeTime会跟踪电路中所有的路径,然后根据电路说明、库、声明和例外情况计算设计的延时。
有以下一些内容：
检查设计约束
报告时序检测的覆盖率
生成路径时序报告
去除有寄存器的路径上的时钟扭斜(Skew)
生成瓶颈报告
进行快速时序升级（Fast Timing Updates）
生成约束报告
生成设计信息报告
生成连线负载报告
生成时序例外情况报告
报告最大扭斜检查（Maximum Skew Checks）
报告不变的时序检查（No-Change Timing Checks）
报告失效的时序弧（Disabled Timing Arcs）
显示情形分析设置
观察扇入逻辑
观察扇出逻辑
显示层次参考（Hierarchical References）
报告单元参考（Cell References）
生成总线报告
生成反标延时和检查报告（Annotated Delay and Check Reports）
生成模式分析报告（Mode Analysis Reports）
生成库的报告
生成延时计算报告
以路径（Paths）来生成定制报告
禁止和恢复时钟门锁、去除检查时钟门锁
以弧（Arcs）来生成定制报告


五、高级分析
用PrimeTime可以进行各种类型的高级分析。
内容有：
单运作条件分析（Single Operating Condition Analysis）
最小和最大分析
用片上变量（On-Chip Variation）分析设计
分析模式摘要
情形分析（Case Analysis）
模式分析（Mode Analysis）
检测失败路径
层次敏感的、基于锁存器的设计
分析异步逻辑的设计
分析三态总线的设计


六、读写SDF
对于起初的静态时序分析,估计网络的延时信息是基于一个连线负载模式。
实际上延时是与设计中单元和网络的布局布线有关的。
一个布局器或一个布线器提供更详细和更精确的延时信息,可以用来提供给PrimeTime作更精确的分析。这个过程被称作反标（back-annotation）。反标信息经常是以标准延时格式Standard Delay Format(SDF)提供的。
包括以下信息：
读入一个SDF文件
报告延时反标信息
用SDF标注条件延时（Conditional Delays）
写一个SDF文件
用PrimeTime写SDF
去除标注延时和检查
用命令行设置标注
生成布局和布线的时序约束
为整个设计提供约束覆盖

可以用以下一些方法来读取SDF的反标延时信息：
从一个SDF文件里读取延时和时序检查
用命令行、而不用SDF标注延时、时序检查和翻转时间


七、反标寄生信息
PrimeTime为延时计算提供了增强的精确度。
PrimeTime为集中参数电容、集中参数电阻、精简pi模型和详细RC网络提
供了寄生反标信息。
有以下一些内容：
寄生标注支持的文件格式
标注集中寄生效应
标准精简寄生效应和详细寄生效应

精简pi模型和详细RC网络比集中参数电容和电阻精确得多,但是需要建立环境变量并且会占用更多的CPU时间和内存。为了节约CPU时间推荐使用一个SDF文件,因为PrimeTime不必去计算延时。


八、编辑网表
PrimeTime为编辑网表提供了命令。编辑网表是为了在不违背逻辑综合的前
提下满足时序要求。


九、相关特性鉴定（Context Characterization）
相关特性鉴定是从一个子设计的环境和它的上级设计来提取它的时序特性。
鉴定相关特性有两个主要应用：
作为DC的脚本：鉴定所得的相关特性在DC综合或逻辑优化时设置时序约束。
在PrimeTime内部：在研究芯片层次的时序约束时鉴定得到的相关特性可以用来作层次化的时序分析。


十、生成快速时序模型
快速时序模型是临时的时序模型,可以用来快速描述时序信息而不需要用标
志建模语言(Stamp modeling language)来写一个模型。
  在设计周期早期用快速时序模型来大致描述没有定义的模块的初始时序。快速时序模型最终要被标志模型(Stamp models)或门级网表代替,因为它们含有更精确的时序信息。