原创 Verilog HDL 可综合的初步分析

       首先必须要明确的是如果程序只用于仿真，那么几乎所有的语法和编程语句都可以使用。但如果程序是用于硬件实现，那么我们就必须保证程序的可综合性，即所编写的程序能被综合器转化为相应的电路结构。不可综合的HDL语句在用综合工具综合时将被忽略或者报错。对于这样的一个事实的存在，可以这么认为：HDL语言是硬件描述语言（HardWare Description Language）而不是正真意义上的硬件设计语言(HardWare Descine Language)，虽然只用一字之差，但已经从字面的角度暴露出一些存在的问题！那这样的话，必然在可综合的方面存在一些差异。任何符合HDL语法标准的代码都是对硬件行为的一种描述，但不一定能够对应成电路的可设计信息。行为描述可以基于不同的层次，如：系统级，算法级，RTL级，门级，开关级。而有些时候我们试图做的是让软件去综合算法级或更加抽象的硬件行为描述。这个时候往往会产生可综合的问题。对于只能接受RTL或者更低层次描述的EDA软件来说实在是很难的实现！这些存在的东西最多也就是被仿真软件仿真下吧，在加上各种EDA软件的对于Veriolog HDL语言支持的差异，更加的会存在可综合的问题。但是值得庆幸的是，虽然不同的综合工具对Verilog HDL语法结构的支持不尽相同，但Verilog HDL中某些典型的结构是很明确地被所有综合工具支持或不支持的。

   （1）所有综合工具都支持的结构：always，assign，begin，end，case，wire，tri，aupply0，supply1，reg，integer，default，for，function，and，nand，or，nor，xor，xnor，buf，not，bufif0，bufif1，notif0，notif1，if，inout，input，instantitation，module，negedge，posedge，operators，output，parameter。

   （2）所有综合工具都不支持的结构：time，defparam，$finish，fork，join，initial，delays，UDP，wait。

   （3）有些工具支持有些工具不支持的结构：casex，casez，wand，triand，wor，trior，real，disable，forever，arrays，memories，repeat，task，while。

      在上述这么多的可综合的风险的存在下，我们有必要遵循一定的编程规则：

      要保证Verilog HDL赋值语句的可综合性，在建模时应注意以下要点：