原创 玩大了，Versaloon + SVF Player(支持CPLD/FPGA)

最近准备玩一下CPLD，第一步就是让我的Versaloon能够支持CPLD的JTAG编程。使用通用的SVF(Serial Vector Format)，各种开发环境都可以转换成这个格式的。没想到一气呵成，基本搞定了，但不知道速度是否正常？

【实现方式】
JTAG底层使用和OpenOCD的支持中一样的底层。由于硬件限制(SPI接口只能以字节操作)，所以，这个实现建立在2个默认前提下。1是Pause-IR和Pause-DR状态下的n次clock不会有任何影响。2是所有的clock都是在TCK信号上。在OpenOCD下，测试过没有问题。

【使用方法】
http://group.ednchina.com/1375/21291.aspx

【编程图片】
原来调试用的代码速度非常的慢，现在用了最大的优化(填满缓冲后才执行操作)，同样的svf文件，以前需要用98秒，现在是5秒多。优化效果非常好。
直接上图：