原创 SRAM调试记录

2010-3-7 22:34 1881 6 8 分类: FPGA/CPLD

      在采集卡的项目中,SRAM读取的数据时对时错,但是看了riple的日志中关于“时序问题”的分析后,找到了解决办法,顺利完成了初步的时序约束,谢谢他!


文章的链接为:http://blog.ednchina.com/riple/39653/message.aspx


  

文章评论2条评论)

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用户1335338 2010-3-8 16:36

1.没有调整SRAM的输出时钟相位; 2.没有加寄存器布局位置约束,不过加了端口寄存器后解决了, 3.对读取的SRAM数据进行同步。 完全按照你的《FPGA时序问题一例——同步接口和输出寄存器布局位置约束》一文中的解决办法。 谢谢你了,riple!得多向你学习了。

ash_riple_768180695 2010-3-8 12:10

兄弟,具体是哪个问题导致的?是没有做位置约束么?
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