1.使用语言：VHDL/verilog HDL
2.各阶段典型软件介绍：
输入工具： Summit Summit 公司
仿真工具： VCS, VSS Synopsys 公司
综合器： DesignCompile, BC Compile Synopsys&nb...
2.各阶段典型软件介绍：
输入工具： Summit Summit 公司
仿真工具： VCS, VSS Synopsys 公司
综合器： DesignCompile, BC Compile Synopsys&nb...
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