原创 DSP与单片机通信的多种方案设计

1.1.3 波特率不一致的处理


　　vc5402初始化(以图1为例)：

　　stm#srgrl,spsal

　　stm#oofeh，spsdl；fsg帧同步脉冲宽度位为1个clkg

　　；波特率为100 mhz／(0x(off)=392 156 b／s

　　stm#srgr2，spsal

　　stm#3d00h,spsdl;内部采样率发生器时钟由cpu驱动

c51初始化：


mov tmod,#20h

movtll,#ffh

movthl，#ffh ；c51波特率=(2smod／32)*(fosc／12)[1／(256一初值)]一24 509 b／s

mov scon，#50h ；置串口方式l，每一帧10位数据．允许接收

mov pcon，#80h ；设置smod=1

vc5402波特率／c51波特率=(392 156／24 509)=16．000 49

　　vc5402每发送16位数据，c51只采样1位数据。在vc5402存储器中开辟一个空间对每次发送的8位数据进行扩展，1位扩为16位，0为0000h，l为ffffh，共扩为128位。在数据头部填加16位起始位0000h，数据尾部填加停止位ffffh。在vc5402发送控制寄存器xcr中设置xwdlen=000(1字含8位)，即可将要发送的8位数据封装成1帧10字的数据。这也符合c51串口1方式下1帧10位的数据格式。c51以1／16的vc5402采样速率接收数据，0000h采样为0，ffffh采样为1，由此可以将接收到的200位恢复为8位数据，停止位进入rb8。

　　c51每发送1位数据，vc5402要采样为16位数据。c51一次发送的10位数据的起始位触发vc5402的接收帧同步。由于vc5402以16倍c51的采样速率接收数据，1位采样为16位，0采样为0000h，1采样为ffffh．只采样发送来的10位中的前9位，9位封装成144位，即接收的1帧数据完成。vc5402将收到的144位数据在开辟的存储器空间存放，抛弃前16位，在剩下的128位里分成8组，每组16位。比较其中间的8位，若有4位以上为1，则该16位为1，反之则为0。由此将接收到的144位恢复为8位数据。

　　为了不让cpu频繁地被数据接收和发送打断，将dma和mcbsp联合使用来控制数据的接收和发送。rrdy直接驱动mcbsp向dmac接收数据事件(revent事件)，xrdy直接驱动mcbsp向dmac发送数据事件(xevent事件)。

sci通信协议如图2所示

1. 2 spi串行通信设计

　　将c51置为主机，vc5402为从机。mcbsp的时钟停止模式(clkstp=1x)兼容spi模式，接收部分和发送部分内部同步。mcbsp可以作为spi的从机或主机。发送时钟bclkx作为spi协议的移位时钟sck使用，发送帧同步信号bfsx作为从机使能信号nss使用，接收时钟bclkr和接收帧同步信号bfsr不使用。它们在内部分别与bclkx和bfsx直接连接。bdx作为miso，而bdr作为mosi，发送和接收具有相同字长。

　　c51中的并口p1．1和p1．2作为扩展串行spi输人输出口与vc5402连接，p1．0作为串行时钟输出口，p1．3作为帧同步信号输出口_。


spi串口连接如图3所示。
　　　　　　　　　　　

vc5402初始化程序(以图3为例)：


stm#spcrll，spsal；设置时钟停止位进入mcbsp的spi模式

stm#0x1000，spsdl；时钟开始于上升沿(无延迟)

stm#spcrl2,spsal

stm#0x0040，spsdl；xint由xrdy(即字尾)驱动

stm#pcrl，spsal

stm#0x000c，spsdl；对发送和接收时钟，同步帧进行设置

stm#rcrll．spsal

stm#0x0000，spsdl；接收数据l帧1字．1字8位

stm#xcrll，spsal

stm#0x0000，spsdl；；发送数据1帧1字．1字8位；

　　p1．0发送到vc5402的移位时钟是保证dsp正确采样接收和发送数据的时钟。它要保证和c51的采样接收和发送数据的时钟一致．才能使主从机同步。 　

2 并行通信设计与实现

2.1 vc5402的hpi接口原理

　　hpi一8是一个8位(hd0～hd7)的连接dsp与主机设备或主处理器的并行接口。dsp与主机通过dsp的片内ram交换数据，整个片内ram都可以作为hpi一8的存储器。hpia地址寄存器只能由主机直接访问，存放当前寻址的存储器的地址；hpid数据锁存器只能由主机直接访问，存放当前要写入或读出的数据；hpic控制寄存器可以被主机和vc5402共同访问。hpi本身的硬件中断逻辑可以完成主从设备之间的握手，主机通过置hpic中的特定位产生dsp中断，同样dsp通过nhint引脚对主机产生中断。hrdy引脚用于自动调节主机访问hpi的速度，使慢速外部主机与dsp能很好地匹配。hrdy由hcs使能，即当hcs为高时hrdy一直为高，而当emul／noff为低时，hdry输出高阻。

hpi连接如图4所示。

　　　　

2.2 并行接口设计

　　将c51置为主机，vc5402置为从机。c51的po口和hpi的8位数据线hd0～hd7相连作为数据传输通道，p1．0～p1．3设置为输出控制hpi口的操作。其中p1．0作为读写控制选通信号连接hr／w；p1．1连接字节识别信号hbil，控制读写数据是属于16位字的第1还是第2字节；p1．2和p1．3分别连接hcntl0和hcntll，以实现对hpic、hpia和hpid寄存器的访问；nrd和nwr连接nhdsl和nhds2作为数据选通信号来锁存有效的hcntlo／1、hbil和hr／w信号。nintl作为输入，与hpi口的主机中断信号nhint相连。

　　nhcs一直接地，而nhas口和ale口相连接，在hcntl0／i、hbil和hr／w信号有效之后，设置nhdsl为低电平，则实现了读写的数据选通，从而完成c51对vc5402 hpi口的读写操作。在数据交换过程中，c51向hpi发送数据时，通过置vc5402的hpi控制寄存器hpic中的dspint位为l来中断vc5402。c51接收来自hpi的数据时通过查询方式，当vc5402 dsp准备发送数据时，置nhint信号为低；c51查询到nlntl为低时，调用接收数据子程序来实现数据的接收。

c51与vc5402的并行连接如图5所示。

　　主机接收和发送初始化程序(以图5连接为例)：

rtiteaddress： ；写入vc5402存储器地址信息
clr p1．2

　　注：①hbll脚在传输过程中指示当前字节为第l还是第2字节。
　　　　②为方便dsp自举引导加载程序．常采用将nhlnt脚直接与int2 脚相连。

setb p1．3 ；主机可读写hpla地址寄存器

clr p1．0 ；主机要求写选通hpi一8

mov p0，a ；写入8位地址

call delay ；等待地址写入完成

readdata： ；读出vc5402存储器数据信息

setb p1．2

clr p1．3 ；主机可读写hpid数据寄存器

set p1．0 ；主机要求读选通hpi一8

mova，p0 ；读出8位数据

call delay ；等待数据读出完成

writedata： ；写入vc5402存储器数据信息

setb pl．2

clr p1．3 ；主机可读写hpid数据寄存器

clr p1．0 ；主机要求写选通hpi一8

mov p0，a ;写入8位数据

call delay ；等待数据写入完成

　　不管是串行连接还是并行连接，都要考虑到vc5402是采用3．3 v供电，c51采用5 v供电。两者之间存在信号电平的差异而不能直接相连，应互连接口隔离器件。

结 语

　　在sci串行通信调试中，发现由于dsp的运行频率在100 mhz左右，造成内部数据时钟clkg过快，不能与c51串口采样频率保持一致，需要软件加以处理，这样会额外消耗dsp资源。因此可以考虑将发送时钟clkx和接收时钟clkr接外部时钟源(慢于dsp时钟)，以保证与c51串口采样频率的一致。另外在并行通信的调试中，可以知道通过hpi-8口并行通信完全没有硬件和软件开销，由dsp自身的硬件来协调冲突，因此hpi-8口使用于与单片机构件较好的主从双cpu处理器平台。