原创 基于互连的一种FPGA最优功耗延时积设计

摘要：为了有效地解决困扰现场可编程门阵列发展的功耗延时积问题，采用集成电路互连的分段式结构和低压摆电路，提出了一种基于互连的最优功耗延时积现场可编程门阵列设计方法。对于产生传输线效应的现场可编程门阵列互连，通过优化互连的段数，在互连最外面的输入端和输出端分别连接低压摆电路的驱动部分和接收部分，在内部的每段互连之间插入最优尺寸的缓冲部分。理论与模拟表明，用这种方法设计的现场可编程门阵列能使功耗延时积减小近一个数量级，同时较好地保持现场可编程门阵列的面积性能。

关键词：现场可编程门阵列互连；RLC模型；分段式结构；低压摆电路；功耗延时积

对于深亚微米集成电路，设计与布图的优化目标已由芯片面积最小调整到互连延时最小和性能的优化。目前，现场可编程门阵列(FPGA)生产已进入0.13μm领域，所以FPGA设计必须尽量避免深亚微米中的二阶、三阶效应，如互连延时和串扰，因为此时的互连延时大大超过门的延时。随着系统功率预算的不断紧缩，迫切需要新型低功耗FPGA器件。尽管现在的FPGA有很好的性能，然而却以牺牲功耗为代价。延时与功耗已经越来越成为阻碍FPGA发展的两个主要因素，所以有必要提供一种低功耗延时积的设计方案。对于一个具有较强的功能实现能力的传统FPGA，90%以上的功耗与互连有关。所以，要设计出一个具有最优功耗延时积的FPGA，必须从互连入手，着重解决FPGA的互连延时和互连功耗。笔者在对基于查找表结构的FPGA(LUT-FPGA)底层电路和物理版图进行研究的基础上，建立了精确的RLC互连模型，分析了互连延时和互连功耗，并对互连引入分段式结构和低压摆电路，这种新型结构可大大降低FPGA的功耗延时积。

基本结构

高层综合的低功耗延时积设计对FPGA功耗延时积的改善程度最高，这种设计要解决的是从行为描述到RTL级描述的转换过程中如何考虑系统的结构，以减少功耗延时积。为了在FPGA结构上作进一步优化，必须在电路级设计中采用合适的结构。笔者对FPGA互连采用分段式结构和低压摆电路。

RCL互连模型
随着FPGA工作频率越来越高，信号的上升时间越来越小，长互连线越来越多，加上低阻值材料的应用，使得在建互连模型时必须考虑电感因素，以获得更高的时钟频率和更佳的电路性能，这在进行FPGA互连分析和设计时显得尤为重要。

低频时，互连电感L=V/(Iω)=V/(I2πf)可忽略，互连可等效为一个RC网络进行时序和噪声预测。当时钟频率接近1GHz时，线电感的感抗与线电阻的阻抗相当。在一条均衡的有损耗长互连输入端加上单位阶跃信号进行延时分析后发现，如果满足以下条件

图1　等效π型RLC延时模型

那么，忽略线电感将导致20%左右的误差。式(1)中，r，l，c分别表示单位长度的电阻、电感和电容，CL表示负载电容，d表示互连长度，常数n的值介于0.5～1之间。在现代FPGA设计中，判断式(1)是很容易达到的，所以片上电感不能被忽略。电感的引入不仅会增大互连延时，还会导致电压过冲、信号的上升时间减小，从而导致更大的串扰。笔者引入RLC延时模型(见图1)，以确切描述互连特性。因为FPGA的互连彼此相邻，互连之间会产生互连间的耦合电容与耦合电，所以用L_eff表示互连自感效应和互感效应，用C_eff表示互连自身电容和线间电容，R₀表示激励电源的输出电阻。

图2　采用最优尺寸复接驱动器驱动互连的示意图

分段式互连
根据互连的复接驱动器原理，在RLC模型中将较长的互连分隔成k个小段，并采用最优寸缓冲器作复接驱动器驱动互连线(见图2)，其中，所有缓冲器的尺寸都是最小缓冲器尺寸的h倍，互连总延时就是k个小段的延时之和，是h和k的函数。因为k个小段是k个重复结构，所以互连总延时可表示为tdt=ktds，其中tds指一小段互连的延时。假定每个缓冲器的输入电容和输出电阻分别为C_L=hC₀，R_tr=R₀/h，每段互连的参数为R_t/k，C_t/k和L_t/k，其中电阻R_t，电容C_t和电感L_t为单互连的整体参数。这时，缓冲器系统的总延时为

这里t_d0是一个无量纲的比例延时。考虑到RC线极限情况下的h解和k解，可得RLC线的h解和k解为

式(3)的误差因子h′和k′用来解释电感效应。当电感接近于0时，两者的值接近于1。结合式(3)的h和k，可得变量

这样，互连总延时为

使总延时达到最小值时的h′和k′的取值必须同时满足下面两个方程：

从式(5)可看出，h′和k′只是TL/R的函数。这样，RCL互连线的最佳段值和缓冲器的最优尺寸分别为

值得注意的是，上述表达式只是RCL线的定性描述，要得到具体值还需做进一步的近似处理，最佳段值和缓冲器的最优尺寸要在多值比较后做出选择。

图3　SDVST低压摆电路

低压摆电路
图3是一种低压摆电路：含电压转换器(VST)的静态驱动器(SDVST-Ⅱ)，其驱动部分以V_RL到(V_DD-V_tn)的电压摆幅驱动互连工作，这里的阈值电压V_tn受体效应支配。内部电压源V_RL的值低于N₂的阈值电压V_tn。接收部分是含电平变换器的对称源跟随驱动器(SSDLC)中的一个对称的变压结构，是一个改进的VST。在从低电平到高电平的转换中，它们的工作原理是一样的。对于从低电平到高电平的转换，当A，B两点放电直至电压降到低于N₂的阈值电压后，N₂关断，P₂的电平被拉到V_DD。为了快速感应到晶体管P₂和N₂的栅电压，两个晶体管的宽长比要做得尽量大以获得大的跨导。反馈晶体管N₃用于提供更大的驱动电流使输出端放电。根据以上的分析，得到节能率为

由于SDVST的驱动部分是静态的，所以具有较强的“鲁棒性”。这时，互连的动态功耗E=(C_w+C_L)V_DDV_S，其中C_w是互连线电容，C_L是互连负载电容。根据互连功耗占FPGA总功耗的绝大部分这一事实，从互连的动态功耗表达式可得，采用低压摆信号可大大降低FPGA的功耗。几乎所有的低压摆电路技术都把数据总线和较小的互连结构作为研究和处理的对象，因为在较小的互连结构中可确切地知道它的负载电容值，同时在较小的互连结构里还有时钟脉冲来控制低压摆电路。不过。以上情况对整个FPGA互连而言是无效的。因为，对FPGA来说，电容是连线长度(所用的连线段的数目)的一个函数，并且时钟脉冲与FPGA所要实现的电路功能有关。

图4　4个4输入LUT结构及其输入输出设置

新型FPGA结构

根据文献，从降低功耗的角度考虑，FPGA最佳的CLB结构是4个3～4输入LUT的群集结构。这种结构可实现5输入的组合逻辑或者进行2位算术运算。图4是一个指出了关键路径(如粗线所示)的逻辑模块的组合，这个模块的端口对应着所有FPGA互连的终端。根据低压摆互连的设计思想，在这种结构的输入端A₁，B₁，C₁，D₃，A₂，B₂，C₂，_D2，A₃，B₃，C₃，D₃和A₄，B₄，C₄，D₄上分别加SDVST的接收部分，同时在这种结构的输出端1，2，3和4上加SDVST的驱动部分。

与此同时，合理优化FPGA互连的分段数，并在各小段互连之间插入最优尺寸的缓冲器。从节约芯片面积的角度考虑，缓冲器的插入可以和FPGA的开关矩阵结合起来进行设计。这样，综合低压摆互连的底功耗效果和带缓冲器互连的低延时效果就得到了一种低功耗延时积的设计。SDVST2Ⅱ在接收端采用并联电路结构和差分电路，避免了传统单端低摆幅接收电路的低速度和短路电流等缺点。设定SDVST-Ⅱ的互连摆幅在0.8V左右，而电路的其余部分工作在1.5V，可得表1的结果。表1把SDVST-Ⅱ和全摆幅电路进行了比较，这里的能量值和延迟时间包含了驱动电路和接收电路的能量和延迟。

从表中可看出，SDVST-Ⅱ技术比传统技术要好得多，前者的相关参数值是后者的2倍左右。

表1　SDVST-Ⅱ电路与全摆幅电路功耗延时积的比较

在版图设计时，把低压摆电路和原来的逻辑块作为一个整体。但在进行功耗延时积的试验分析时，把中间包含分段式互连的低压摆电路作为一个整体。电路仿真采用的是0.25μm6铝CMOS工艺，所分析的互连是一条横跨9条连线段的长距离互连线。经过实验分析以及对不同连线段进行实验结果比较后可知：RLC互连线的最佳段值是9，复接驱动器的最优宽长比是3.5：1。对于低压摆电路，在进行仿真时，V_DD的值设置为2V，即FPGA的内部工作电压，VRL的值设置为0.8V，互连的负载电容C_L从0到5pF变化，同时晶体管的宽长比保持不变。

模拟分析结果表明，与传统的XC4000A相比，采用新型结构后，FPGA的互连功耗减小70%～80%，互连延时减小10%～20%，新结构的功耗延时积可以降低近一个数量级。新型FPGA的互连功耗随互连电压摆幅的减小而降低，而分段式结构对减小FPGA互连延时效果不明显。新结构不容易减小FPGA互连延时的主要原因有两个：一是低压摆互连的低电流值使得互连延时有所增加，由于分段后的互连变短，这种增加的影响不是很明显；二是传统FPGA开关矩阵中的开关多少起到了一个缓冲器的功能，这有利于减小FPGA的互连延时。

结论

用上述方法设计并实现的具有最优功耗延时积的FPGA新结构不仅可大大降低功耗延时积同时，对于庞大的FPGA电路而言，新增的结构电路对FPGA总面积的影响微乎其微，所以这种新结构对FPGA的面积性能不会产生实质性的影响。