在学习verilog HDL赋值方式阻塞与非阻塞赋值时,有以下概念.
赋值的类型的选择取决于建模的逻辑类型
§*在时序块的RTL代码中使用非阻塞赋值( <= )。
非阻塞赋值在块结束后才完成赋值操作,此赋值方式可以避免在仿真出现冒险和竞争现象.
§*在组合的RTL代码中使用阻塞赋值( = ).
使用阻塞方式对一个变量进行赋值时,此变量的值在赋值语句执行完后就立即改变。
这就涉及到了组合电路和时序电路的概念.区别如下:
组合电路特点是电路的输出信号仅与该时刻的输入信号有关而与电路原来所处的状态无关，通常称他们为组合逻辑电路，简称组合电路。
常见的组合电路有编码器、译码器、数字分配器和数字选择器等。
时序电路是指电路的输出状态与电路输入信号时间顺序有关，所以称为时序电路.
常见的时序电路如各类数码寄存器、各种计数器和顺序脉冲发生器等。
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