原创 对inout端口的理解

2009-1-1 19:39 7245 9 9 分类: FPGA/CPLD

        对于含有inout端口的模块内部而言, inout端口可以理解成从“映像寄存器” 接收连续赋值的线。在定义一个inout端口时,同时也要定义一个寄存器作为inout端口的“ 映像寄存器”,并将inout端口和这个“ 映像寄存器” 用一个三态门连接起来。当inout端口用作输出端口时,将inout端口的“ 映像寄存器” 设置成所希望的输出值,并且将三态门选通 这时inout端口的值随“ 映像寄存器”的变化而变化;当inout端口用作输入端口时,三态门设为高阻态, 断开“ 映像寄存器” 与inout端口的连接 此时就可以像对待普通的输入端口一样对它进行操作。


      而对于含有inout端口的模块外部而言,需要指定当它作为输入端口时,其数据的来源,以及当它作为输出端口时其数据的归属。
   
对于有inout( 双向) 端口的Verilog程序设计 要注意以下几点:   
    ( 1 ) 对于inout端口,要定义一个与之相连的“ 映像寄存器”。当inout端口作为输出端口时, 将二者连通; 而当inout端口不作为输出端口时,要给inout端口赋高阻态来断开与“ 映像寄存器”的连接。
    ( 2 ) 在实例化含inout( 双向)端口的模块时,与inout端口相连的只能是一个wire类型的变量
    ( 3 ) 不论是模块设计还是仿真,由于inout端口兼有输人端口和输出端口的功能,所以必须分别指定当inout端口作为输入(输出)端口时,它与其它单元的连接情况和需要完成的操作。
   (4)注意在仿真时,测试模块与被测模块之间双向接口的数据方向。测试模块的一个wire变量,必须在被测模块为输出时为'Z',而在测试模块为输入(此时其输出为'Z')时有数据输出。

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