§1、安装:<?xml:namespace prefix = o ns = "urn:schemas-microsoft-com:office:office" />
SPB15.2 CD1~3,安装1、2,第3为库,不安装
License安装:
设置环境变量LM_LICENSE_FILE D:\Cadence\license.dat
修改license中SERVER yyh ANY 5280为SERVER zeng ANY 5280
§2、用Design Entry CIS(Capture)设计原理图
进入Design Entry CIS Studio
设置操作环境\Options\Preferencses:
颜色:colors/Print
格子:Grid Display
杂项:Miscellaneous
.........常取默认值
配置设计图纸:
设定模板:\Options\Design Template:(应用于新图)
设定当前图纸\Options\Schematic Page Properities
创建新设计
创建元件及元件库
File\New\Library(...\Labrary1.OLB)
Design\New Part...(New Part Properties)
Parts per 1/2/..(封装下元件的个数)
Pakage Type:(只有一个元件时,不起作用)
Homogeneous:复合封装元件中(多个元件图组成时)每个元件图都一样(default适用于标准逻辑)
Heterogeneous:复合封装元件(多个元件图组成时)中使用不一样的元件图(较适用于大元件)
一个封装下多个元件图,以View\next part(previous part)切换视图
Part Numbering:
Alphabetic/numeric
Place(PIN...Rectangle)
建立项目File\New\Project
Schematic\new page (可以多张图:
单层次电路图间,以相同名称的“电路端口连接器”off-page connector连接
层次式电路图:以方块图(层次块Hierarchical Block...)来代替实际电路的电路图,以相同名称Port的配对内层电路,内层电路之间可以多张,同单层连接
绘制原理图
放置元器件:Place
元件:Part(来自Libraries,先要添加库)
电源和地(power gnd)
连接线路
wire
bus:与wire之间必须以支线连接,并以网标(net alias)对应(wire:D0,D1....D7;bus:D[0..7])
数据总线和数据总线的引出线必须定义net alias
修改元件序号和元件值
创建分级模块(多张电路图)
平坦式(单层次)电路:各电路之间信号连接,以相同名称的off-page connector连接
层次式电路图:以方块图(层次块Hierarchical Block...)来代替实际电路的电路图,以相同名称Port的配对内层电路,内层电路之间可以多张,同单层连接
标题栏处理:
一般已有标题栏,添加:Place\Title Block()
PCB层预处理
元件的属性
编辑元件属性
在导入PCB之前,必须正确填写元件的封装(PCB Footprint)
参数整体赋值(框住多个元件,然后Edit Properties)
分类属性编辑
Edit Properties\New Column\Class:IC(IC,IO,Discrete三类,在PCB中分类放置)
放置定义房间(Room)
Edit Properties\New Column\Room
添加文本和图像
添加文本、位图(Place\...)
原理图绘制的后续处理(切换到项目管理器窗口,选中*.DSN文件,然后进行后处理————DRC检查、生成网表及元器件清单)
设计规则检查(Tools\Design Rules Check...)
Design Rules Check
scope(范围):entire(全部)/selection(所选)
Mode(模式):
occurences(事件:在同一绘图页内同一实体出现多次的实体电路)
instance(实体:绘图页内的元件符号)
如一复杂层次电路,某子方块电路重复使用3次,就形成3次事件;子方块电路内本身的元件则是实体。
Action(动作):check design rules/delete DRC
Report(报告):
Create DRC markers for warn(在错误之处放置警告标记)
Check hierarchical port connection(层次式端口连接)
Check off-page connector connection(平坦式端口连接)
Report identical part referenves(检查重复的元件序号)
Report invalid package (检查无效的封装)
Report hierarchical ports and off-page connector(列出port和off-page 连接)
Check unconnected net
Check SDT compatible
Report all net names
View output
ERC Matrix
元件自动编号(Tools\Annotate)
scope:Update entire design/selection
Action;
Incremental/unconfitional reference update
reset part reference to "?"
Add/delete Intersheet Reference(在分页图纸的端口的序号加上/删除图纸的编号)
Combined property
Reset reference numbers to begin at 1 each page
Do not change the page number
自动更新器件或网络的属性(Tools\Update Properties...)
scope:Update entire design/selection
Action:
use case inseneitive compares
convert the update property to uppercase
ynconditionally update the property
Do not change updated properties visibility
Make the updates property visible/invisible
create a report file
Property update
生成网表(Tools\Create Netlist...)Allego 等39种网表之前确认:元件序号;DRC检查;属性数据和封装
PCB Footprint(指定PCB封装属性名:PCB Footprint默认) ..setup修改、编辑、查看文件
Create allegro netlist:在allegro产生网络表,pstchip.dat,pstxnet.dat;psdxprt.dat
option
netlist files:指定pst*.dat文件保存的位置,默认为在设计中指定的最后一次调用对话框的目录。
第一次设计网络表,默认的位置为设计目录的allegro子文件,这是首选位置。如果网络表先于项目产生,则默认的位置为用这个对话框设计的最后使用的目录
View Out:自动打开pst*.dat
Create or update allegro board
生成元件清单(Tools\Bill of Materials)
scope(范围):entire(全部)/selection(所选)
Mode(模式):
occurences(事件:在同一绘图页内同一实体出现多次的实体电路)
instance(实体:绘图页内的元件符号)
如一复杂层次电路,某子方块电路重复使用3次,就形成3次事件;子方块电路内本身的元件则是实体。
Line Item Definition
Place each part entry on a separate 每个器件信息占一行
Include File。。
(制作交互参考表):Tools\Cross reference Parts
设计重用:
创建设计->为设计重用注释->产生网表->布局->创建实体模块->产生逻辑重用符号->
3、Allegro的属性设定
Allegro界面介绍:
Option(选项):显示正在使用的命令。
Find(选取)
Design Object Find Filter选项:
Groups(将1个或多个元件设定为同一组群)
Comps(带有元件序号的Allegro元件)
Symbols(所有电路板中的Allegro元件)
Functions(一组元件中的一个元件)
Nets(一条导线)
Pins(元件的管脚)
Vias(过孔或贯穿孔)
Clines(具有电气特性的线段:导线到导线;导线到过孔;过孔到过孔)
Lines(具有电气特性的线段:如元件外框)
Shapes(任意多边形)
Voids(任意多边形的挖空部分)
Cline Segs(在clines中一条没有拐弯的导线)
Other Segs(在line中一条没有拐弯的导线)
Figures(图形符号)
DRC errors(违反设计规则的位置及相关信息)
Text(文字)
Ratsnets(飞线)
Rat Ts(T型飞线)
Find By Name选项
类型选择:Net网络;Symbol符号;Devtype设备类型;Property属性;Group分组
类别选择:Name(在左下角填入)元件名称;List列表;Objecttype
Visiblity(层面显示)
View栏
Conductors栏:针对所有走线层做开和关
Planes栏:针对所有电源/地层做开和关
Etch栏:走线
Pin栏:元件管脚
Via栏:过孔
Drc栏:错误标示
All栏:所有层面和标示
定制Allegro环境
文件类型:
.brd(普通的电路板文件)
.dra(Symbols或Pad的可编辑保存文件)
.pad(Padstack文件,在做symbol时可以直接调用)
.psm(Library文件,保存一般元件)
.osm(Library文件,保存由图框及图文件说明组成的元件)
.bsm(Library文件,保存由板外框及螺丝孔组成的元件)
.fsm(Library文件,保存特殊图形元件,仅用于建立Padstack的Thermal Relief)
.ssm(Library文件,保存特殊外形元件,仅用于建立特殊外形的Padstack)
.mdd(Library文件,保存module definition)
.tap(输出的包含NC drill数据的文件)
.scr(Script和macro文件)
.art(输出底片文件)
.log(输出的一些临时信息文件)
.color(view层面切换文件)
.jrl(记录操作Allegro的事件的文件)
设定Drawing Size(setup\Drawing size....)
设定Drawing Options(setup\Drawing option....)
status:on-line DRC(随时执行DRC)
Default symbol height
Display:
Enhanced Display Mode:
Display drill holes:显示钻孔的实际大小
Filled pads:将via 和pin由中空改为填满
Cline endcaps:导线拐弯处的平滑
Thermal pads:显示Negative Layer的pin/via的散热十字孔
设定Text Size(setup\Text Size....)
设定格子(setup \grids...)
Grids on:显示格子
Non-Etch:非走线层
All Etch:走线层
Top:顶层
Bottom:底层
设定Subclasses选项(setup\subclasses...)
添加\删除 Layer
New Subclass..
设定B/Bvia(setup\Vias\Define B/Bvia...)
设定工具栏
同其他工具,
元件的基本操作
元件的移动:(Edit\Move\Options...)
Ripup etch:移动时显示飞线
Stretch etch:移动时不显示飞线
元件的旋转:(Edit\Spin\Find\Symbol)
元件的删除:(Edit\Delete)
信号线的基本操作:
更改信号线的宽度(Edit\Change\Find\Clines)option\linewidth
删除信号线(Edit\Delete)
改变信号线的拐角(Edit\Vertex)
删除信号线的拐角(Edit\Delete Vertex)
显示详细信息:
编辑窗口控制菜:
常用元件属性(Hard_Location/Fixed)
常用信号线的属性
一般属性:
NO_RAT;去掉飞线
长度属性:propagation_delay
等长属性:relative_propagation+delay
差分对属性:differential pair
设定元件属性(Edit\Properities\)
元件加入Fixed属性:(Edit\Properities\find\comps..)
设置(删除)信号线:Min_Line_widthEdit\Properities\find\nets)
设定差分对属性:setup\Electrical constraint spread sheet\Net\routing\differential pair
§4、高速PCB设计知识(略)
§5、建立元件库:
通孔焊盘的设计:
1、定义:类型Through,中间层(fixed),钻孔Drill/slot(圆形,内壁镀锡plated,尺寸)
2、层的定义:BEGIN Layer(Top)层:REGULAR-PAD < THERMAL-PAD = ANTI-PAD
END LAYER(同BEGIN,常用copy begin layer, then paste it)
TOP SOLDERMASK:只定义REGULAR-PAD ,大于(Begin layer层regular-pad,约为1.1~1.2倍)
BOTTOM SOLDERMASK(同Top soldermask,常用Top soldermask, then paste it)
例1 //---------------------------------------------------------------------------------------
Padstack Name: PAD62SQ32D
*Type: Through
*Internal pads: Fixed
*Units: MILS
Decimal places: 4
Layer Name Geometry Width Height Offset (X/Y) Flash Name Shape Name
------------------------------------------------------------------------------------------------------------------
*BEGIN LAYER
*REGULAR-PAD Square 62.0000 62.0000 0.0000/0.0000
*THERMAL-PAD Circle 90.0000 90.0000 0.0000/0.0000
*ANTI-PAD Circle 90.0000 90.0000 0.0000/0.0000
*END LAYER(同BEGIN,常用copy paste)
DEFAULT INTERNAL(Not Defined )
*TOP SOLDERMASK
*REGULAR-PAD Square *75.0000 75.0000 0.0000/0.0000
*BOTTOM SOLDER MASK
*REGULAR-PAD Square *75.0000 75.0000 0.0000/0.0000
TOP PASTEMASK(Not Defined )
BOTTOM PASTEMASK(Not Defined )
TOP FILMMASK(Not Defined )
BOTTOM FILMMASK(Not Defined )
NCDRILL
32.0000 Circle-Drill Plated Tolerance: +0.0000/-0.0000 Offset: 0.0000/0.0000
DRILL SYMBOL
Square 10.0000 10.0000
----------------------------------------------
表贴焊盘的设计:
1、定义,类型single,中间层(option),钻孔(圆形,内壁镀锡plated,尺寸一定为0)
2、层的定义:BEGIN Layer(Top)层:只定义REGULAR-PAD
TOP SOLDERMASK:只定义REGULAR-PAD ,大于(Begin layer层regular-pad,约为1.1~1.2倍)
例2 ------------------------------------------------
Padstack Name: SMD86REC330
*Type: Single
*Internal pads: Optional
*Units: MILS
Decimal places: 0
Layer Name Geometry Width Height Offset (X/Y) Flash Name Shape Name
------------------------------------------------------------------------------------------------------------------
*BEGIN LAYER
*REGULAR-PAD Rectangle 86 330 0/0
THERMAL-PAD Not Defined
ANTI-PAD Not Defined
END LAYER(Not Defined )
DEFAULT INTERNAL(Not Defined )
*TOP SOLDERMASK
*REGULAR-PAD Rectangle 100 360 0/0
BOTTOM SOLDERMASK(Not Defined )
TOP PASTEMASK(Not Defined )
BOTTOM PASTEMASK(Not Defined )
TOP FILMMASK(Not Defined )
BOTTOM FILMMASK(Not Defined )
NCDRILL(Not Defined )
DRILL SYMBOL
Not Defined 0 0
------------------------------------------
手工建立元件(主要包含四项:PIN;Geometry:SilkScreen/Assembly;Areas:Boundary/Height;RefDes:SilkScreen/Display)
注意:元件应放置在坐标中心位置,即(0,0)
1、File\new..\package symbol
2、设定绘图区域:Setup\Drawing size...\Drawing parameter\...
3、添加pin:选择padstack ,放置,右排时改变text offset(缺省为-100,改为100)置右边
4、添加元件外形:(Geometery)
*丝印层Silkscreen:Add\Line(Option\Active:package geometery;subclass:silkscreen_top)
*装配外框Assembly:Add\Line(Option\Active:package geometery;subclass:Assembly_top)
5、添加元件范围和高度:(Areas)
*元件范围Boundary:Setup\Areas\package boundary....Add Line(Option\Active Class:Package geometry;subclass:Package_bound_top)
*元件高度Height:Setup\Areas\package Height....Add Line(Option\Active Class:Package geometry;subclass:Package_bound_top)
6、添加封装标志:(RefDes)Layout\Labels\ResDs...)
*底片用封装序号(ResDes For Artwork):Pin1附近(...RefDes:Silkscreen_Top)
*摆放用封装序号(ResDes For Placement):封装中心附近(...RefDes:Display_Top)
*封装中心点(Body center):指定封装中心位置(Add\Text\Package Geometery:Boby_centre)
7、建立Symbol文件:File\Create Symbol
利用向导建立
§5、建立电路板
1、建立Mechanical Symbol(File\New...\mechanical symbol)
绘制外框(outline):Options\Board geometry:outline
添加定位孔:Options\padstack
倾斜拐角:(dimension\chamfer)
尺寸标注:Manfacture\Dimension/Draft\Parameters...
设定走线区域:shape\polygon...\option\route keepin:all
设置摆放元件区域:Edit\z-copy shape...\options\package keepin:all;size:50.00;offset:xx
设置不可摆放元件区域:setup\areas\package keepout....options\package keepout:top
设定不可走线区域:setup\areas\route keepout....options\route keepout:top
保存(File\save:xx.dra)
§6、建立电路板(File\New...\board)
建立文件
放置外框Mechanical symbols和PCB标志文件Fomat symbols:Place\Manually...placement list\Mechanical symbols。
放置定位孔元件:Place\Manually...placement list\Mechanical symbols。(同前一种效果)
放置光学定位元件
设置工作grid
设定摆放区间(Add\Rectangle: options\Board Geometry;Top Room\
设定预设DRC值:Setup\Constraints...
设定预设贯穿孔(via)
增加走线内层:setup\subclass...
DRC as photo Film Type:Positive正片形式,对应Layer type为Conductor;negative:负片对应Layer type为Plane
保存电路板文件
3、读入Netlist:File\Import\Logic...
§7、设置约束规则
1、Allegro中设置约束规则(Setup\Constraints\..)Spacing Rules和 Physical Rules
2、设置默认规范...\set\constraints\set standard value
3、设置和赋值高级间距规范 :
设定间距规范值:set value
设定间距的Type属性:Edit\Properties\nets....D6/8,同组间距为6;与其他信号线间距为8mil
添加规范值set value\add...
4、设置和赋值高级物理规范 :(基本同上)
设定物理规范值:
5、 建立设计规范的检查(setup constraits... )
§8 布局
1、手动摆放元件:Place\manually...\...
查看元件属性:Display\Elemant;;Find\Comps;单击要查看属性的元件
2、自动摆放元件:Place\Quick Place...\...
3、随机摆放:Edit\Move...
4、自动布局:Place \auto Place\
网格:Top Grid..
设置元件进行自动布局的属性:Edit\Properties\ Find ..\more..
5、设定Room:
设定Room:add\rectangle;options\board geometry\top room\
给Room定义名字;Add\text;options\board geometry\top room\
定义该Room所限制的特性和定义某些元件必须放置在该Room中:
定义Room所限制的特性:Edit\Properties;选中Room;Edit properties;Room_type=hard(指定room的元件必须放Room中)
定义放入Room中的元件:Edit\properties;Finf\...more...\Room=...
6、摆放调整(Move、Mirror、Spin)
7、交换(swap)(配合原理图使用,比较少用)
8、未摆放元件报表(Tool\Report...)
9、已摆放元件报表(Tool\Report...)
§9 原理图与Allegro交互参考 §10建立电源与接地层
1、原理图交互参考的设置方法
Capture中元件属性PCB FootPrint输入Allegro可识别的元件封装;
2、Capture与Allegro的交互
Capture:Tools\Create netlist....
Allegro:place\Manually;
Capture:Option\Preferences...\Miscellaueous\Enable Intertool communication
Capture和Allegro的交互操作:
Allegro:Display\HighLight;对应Capture中元件高亮
Capture:选中元件\右键\Allegro select;对应Allegro选中其封装;
Capture修改原理图:**.dsn\Create Netlist...\Create or Update Allegro Board\Input Board;Output Board
§10建立电源与接地层
添加层:Setup\Subclass...\Etch\Layout Cross section(...)
Top/Bottom;Copper\Conductor\Top/Botton\Positive
FR-4:Dielectric
VCC/GND:Copper\Plane\VCC/GND\Negative
铺设VCC层面:Add\Line;Options\etch\Vcc ;shape\compose shape\vcc plane;单击外框,系统自动添加VCC平面
也可以使用Shape add rectangle;注意指定net;以替换 dummy net
铺设GND层面:
电源层分割的问题:使用Shape Void rectangle隔开plane 然后在这里添加另一电源层平面,注意指定net;以替换 dummy net
用户1620950 2011-11-10 14:41