原创 [转]信号线上串接电阻

（图一）

44B0X信号线上加端接电阻的原因
记得上次有人提出为什么44B0X电路板上的SDRAM和44B0X之间几根信号线上串了22欧的电阻，有人提出是信号完整性(SI)的缘故，再寻根究底似乎也不甚清楚。刚才忽然想到这个事情，这里提出两个很多人可能也很好奇的问题：1，什么情况下需要这个电阻；2，阻值如何确定
        经过一番查证，终于茅塞顿开。
        据查，当信号频率超过50MHz时，互连关系必须以传输线考虑，于是便转入高速系统的设计的问题。此时，对互连延迟引起的时序问题以及串扰、传输线效应等信号完整性(SI)问题就必须考虑了。
        当传输线线长>(源端信号的上升时间/传输线上每单位长度的带载传输延迟的两倍)时，需要使用端接匹配技术。由于源端与负载端阻抗不匹配会引起线上反射，所以我们要采用端接技术尽量抑制信号反射。关于信号反射的形成这里不做讨论，我们要研究的是如何抑制。
        先假设驱动源内阻R0，传输线特性阻抗为Z0，负载阻抗RL。最理想的状态当然是Z0=RL，没反射，实际不可能。端接方式分并行和串行两大类，各有优势。FS44B0X采用串接电阻的方式，通过在尽量靠近源端的位置串行插入一个电阻RS（典型10Ω到75Ω）到传输线中来实现。串行端接是匹配信号源的阻抗，所插入的串行电阻阻值加上驱动源的输出阻抗应大于等于传输线阻抗（轻微过阻尼）。串行端接的优点在于：每条线只需要一个端接电阻，无需与电源相连接，消耗功率小。
        总之，这种加电阻的事情是设计高手才干得出的，大家有空可以研究一下高速系统设计，仿真一下。鉴于该板SDRAM控制信号SCLK有40M-66MHz左右，加上导线又长，所以这个22欧的端接电阻不可缺少，其余一些控制线虽然没有如此高的频率，但加上也马马虎虎，反正不至于出问题。唯一的问题在于这个22欧的电阻似乎更应该接近44B0X而不是SDRAM。