原创 【转】影响FPGA设计中时钟因素的探讨2

1.2.2 通过拆分组合逻辑的方法来减小延时
    由于一般同步电路都不止一级锁存（如图8），而要使电路稳定工作，时钟周期必须满足最大延时要求，缩短最长延时路径，才可提高电路的工作频率。如图7所示：我们可以将较大的组合逻辑分解为较小的几块，中间插入触发器，这样可以提高电路的工作频率。这也是所谓“流水线”（pipelining）技术的基本原理。
    对于图8的上半部分，它时钟频率受制于第二个较大的组合逻辑的延时，通过适当的方法平均分配组合逻辑，可以避免在两个触发器之间出现过大的延时，消除速度瓶颈。
 
图7 分割组合逻辑
 
图8 转移组合逻辑
    那么在设计中如何拆分组合逻辑呢，更好的方法要在实践中不断的积累，但是一些良好的设计思想和方法也需要掌握。我们知道，目前大部分FPGA都基于4输入LUT的，如果一个输出对应的判断条件大于四输入的话就要由多个LUT级联才能完成，这样就引入一级组合逻辑时延，我们要减少组合逻辑，无非就是要输入条件尽可能的少，这样就可以级联的LUT更少，从而减少了组合逻辑引起的时延。
    我们平时听说的流水就是一种通过切割大的组合逻辑（在其中插入一级或多级D触发器，从而使寄存器与寄存器之间的组合逻辑减少）来提高工作频率的方法。比如一个32 位的计数器，该计数器的进位链很长，必然会降低工作频率，我们可以将其分割成4位和 8位的计数，每当4位的计数器计到15后触发一次8位的计数器，这样就实现了计数器的切割，也提高了工作频率。
    在状态机中，一般也要将大的计数器移到状态机外，因为计数器这东西一般是经常 是大于4输入的，如果再和其它条件一起做为状态的跳变判据的话，必然会增加LUT的级 联，从而增大组合逻辑。以一个6输入的计数器为例，我们原希望当计数器计到111100后 状态跳变，现在我们将计数器放到状态机外，当计数器计到111011后产生个enable信号 去触发状态跳变，这样就将组合逻辑减少了。状态机一般包含三个模块，一个输出模块，一个决定下个状态是什么的模块和一个保存当前状态的模块。组成三个模块所采用的逻辑也各不相同。输出模块通常既包含组合逻辑又包含时序逻辑；决定下一个状态是什么的模块通常又组合逻辑构成；保存现在状态的通常由时序逻辑构成。三个模块的关系如下图9所示。
 
图9 状态机的组成
    所有通常写状态机时也按照这三个模块将状态机分成三部分来写，如下面就是一种良好的状态机设计方法：
/*-----------------------------------------------------
This is FSM demo program
Design Name : arbiter
File Name : arbiter2.v
-----------------------------------------------------*/
module arbiter2 (
clock , // clock
reset , // Active high, syn reset
req_0 , // Request 0
req_1 , // Request 1
gnt_0 ,
gnt_1);
//-------------Input Ports-----------------------------
input clock ;
input reset ;
input req_0 ;
input req_1 ;
//-------------Output Ports----------------------------
output gnt_0 ;
output gnt_1 ;
//-------------Input ports Data Type-------------------
wire clock ;
wire reset ;
wire req_0 ;
wire req_1 ;
//-------------Output Ports Data Type------------------
reg gnt_0 ;
reg gnt_1 ;
//-------------Internal Constants--------------------------
parameter SIZE = 3 ;
parameter IDLE = 3'b001 ,
GNT0 = 3'b010 ,
GNT1 = 3'b100 ;
//-------------Internal Variables---------------------------
reg [SIZE-1:0] state ;// Seq part of the FSM
wire [SIZE-1:0] next_state ;// combo part of FSM
//----------Code startes Here------------------------
assign next_state = fsm_function(req_0, req_1);
function [SIZE-1:0] fsm_function;
input req_0;
input req_1;
case(state)
IDLE : if (req_0 == 1'b1)
fsm_function = GNT0;
else if (req_1 == 1'b1)
fsm_function= GNT1;
else
fsm_function = IDLE;
GNT0 : if (req_0 == 1'b1)
fsm_function = GNT0;
else
fsm_function = IDLE;
GNT1 : if (req_1 == 1'b1)
fsm_function = GNT1;
else
fsm_function =IDLE;
default : fsm_function = IDLE;
endcase
endfunction
always@(posedge clock)
begin
if (reset == 1'b1)
state <=IDLE;
else
state <=next_state;
end
//----------Output Logic-----------------------------
always @ (posedge clock)
begin
if (reset == 1'b1) begin
gnt_0 <= #1 1'b0;
gnt_1 <= #1 1'b0;
end
else begin
case(state)
IDLE : begin
gnt_0 <= #1 1'b0;
gnt_1 <= #1 1'b0;
end
GNT0 : begin
gnt_0 <= #1 1'b1;
gnt_1 <= #1 1'b0;
end
GNT1 : begin
gnt_0 <= #1 1'b0;
gnt_1 <= #1 1'b1;
end
default : begin
gnt_0 <= #1 1'b0;
gnt_1 <= #1 1'b0;
end
endcase
end
end // End Of Block OUTPUT_
endmodule
    状态机通常要写成3段式，从而避免出现过大的组合逻辑。
    上面说的都是可以通过流水的方式切割组合逻辑的情况，但是有些情况下我们是很 难去切割组合逻辑的，在这些情况下我们又该怎么做呢？
    状态机就是这么一个例子，我们不能通过往状态译码组合逻辑中加入流水。如果我 们的设计中有一个几十个状态的状态机，它的状态译码逻辑将非常之巨大，毫无疑问， 这极有可能是设计中的关键路径。那我们该怎么做呢？还是老思路，减少组合逻辑。我 们可以对状态的输出进行分析，对它们进行重新分类，并根据这个重新定义成一组组小 状态机，通过对输入进行选择(case语句)并去触发相应的小状态机，从而实现了将大的 状态机切割成小的状态机。在ATA6的规范中（硬盘的标准），输入的命令大概有20十种 ，每一个命令又对应很多种状态，如果用一个大的状态机（状态套状态）去做那是不可想象的，我们可以通过case语句去对命令进行译码，并触发相应的状态机，这样做下来 这一个模块的频率就可以跑得比较高了。
    总结：提高工作频率的本质就是要减少寄存器到寄存器的时延，最有效的方法就是 避免出现大的组合逻辑，也就是要尽量去满足四输入的条件，减少LUT级联的数量。我们 可以通过加约束、流水、切割状态的方法提高工作频率。
在FPGA中进行时钟设计时也要注意一下几点：

1. 
   
2. 一个模块尽量只用一个时钟，这里的一个模块是指一个module或者是一个entity。在多时钟域的设计中涉及到跨时钟域的设计中最好有专门一个模块做时钟域的隔 离。这样做可以让综合器综合出更优的结果。
   
3. 除非是低功耗设计，不然不要用门控时钟--这会增加设计的不稳定性，在要用到门控时钟的地方，也要将门控信号用时钟的下降沿 打一拍再输出与时钟相与。
   
4. 禁止用计数器分频后的信号做其它模块的时钟，而要用改成时钟使能的方式，否则这种时钟满天飞的方式对设计的可靠性极为不利，也大大增加了静态时序分析的复杂性。

1.4 不同时钟域之间的同步
    当一个设计中的两个模块分别用的是两个工作时钟，那么在它们的接口处就工作在异步模式，这时为了保证数据能正确的处理那么就要对两个模块进行同步。
这里的不同的时钟域通常是以下的两种情况：
1、 两个时钟的频率不同；
2、 虽然两个时钟的频率相同，但是它们是两个独立的时钟，其相位没有任何关系。
    分别如下两个图所示：
 
图10 两个时钟的频率完全不同
 
图11两个时钟的频率相同，但相位不相关
    两个时钟域之间传输的数据根据不同的位宽通常采用不同的同步的方法。
1、单bit之间的同步且发送的每个pulse至少有1个周期宽度的情况
    这类同步主要是用于一些控制信号自己的同步。通常的采用方法就是输出数据在接收的模块中利用两个触发器采用系统时钟打两拍，如下图12所示。对于这种同步需要说明以下几点。
 
图12 一位同步器设计
（1）图12中的同步电路其实叫"一位同步器",它只能用来对一位异步信号进行同步,而且这个信号的宽度必须大于本级时钟的脉冲宽度,否则有可能根本采不到这个异步信号。
（2）为什么图一中的同步电路只能用来对一位异步信号进行同步呢? （a）当有两个或更多的异步信号(控制或地址)同时进入本时域来控制本时域的电路时,如果这些信号分别都用图12中的同步电路来同步就会出现问题,由于连线延迟或其他延迟使两个或更多的异步信号(控制或地址)之间产生了skew,那么这个skew经过图12的同步器同步进入本时域后,会产生很大的skew或产生竞争,导致本时域电路出错。
出现的问题如下图13所示：
 
图13 同步多个控制信号时出错
（b）如果是异步数据总线要进入本时域,同样不能用图12的电路,因为数据的变化是很随机的,其0的宽度或1的宽度和本时域时钟脉冲无关,所以图12的电路可能会采不到正确数据。
（3）注意，第二个触发器并不是避免“亚稳态的发生”，确切的说，该电路能够防止亚稳态的传播。也就是说，一旦第一个触发器发生了亚稳态（可能性存在），由于有了第二个
触发器，亚稳态不会传播到第二个触发器以后的电路中去。
（4）第一级触发器发生了亚稳态，需要一个恢复时间来稳定下来，或者叫退出亚稳态。当恢复时间加上第二级触发器的建立时间（更精确的，还要减去clock skew）小于等于时钟周期的时候（这个条件还是很容易满足的，一般要求两级触发器尽量接近，中间没有任何组合逻辑，时钟的skew较小），第二级触发器就可以稳定的采样，得到稳定的确定的数据了，防止了亚稳态的传播。
（5）FF2是采样了FF1的输出，当然是FF1输出什么，FF2就输出什么。仅仅延迟了1个周期。注意，亚稳态之所以叫做亚稳态，是指一旦FF1进入，其输出电平不定，可能正确也可能错误。所以必须说明的是，虽然这种方法可以防止亚稳态的传播，但是并不能保证两级触发器之后的数据是正确的，因此，这种电路都有一定数量的错误电平数据，所以，仅适用于少量对于错误不敏感的地方。对于敏感的电路，可以采用双口RAM或FIFO。
2 输入pulse有可能小于一个时钟周期宽度情况下的同步电路
对2的情况通常采用如下图14的反馈电路。该电路的分析如下：假设输入的数据是高电平，那么由于第一个触发器FF1是高电平清零，所有输出也是高电平，采用正确。如果输入是第电平那么被FF1被强制清零，这个时候输出位零。这样就保证了输出的正确性。
 
图14输入pulse有可能小于一个时钟周期宽度情况下的同步电路
对于要控制多个信号的情况可以参考详细的分析：www.fpga.com.cn中的设计异步多时钟系统的综合以及描述技巧.pdf。