原创开发测试工具完善 FPGA产业链成型

 2007-9-26 22:59  3641 7 7 分类: 工程师职场

    FPGA向成本更低、功耗更低、性能更高方向发展，意味着FPGA的设计日趋复杂，器件的密度越来越高，这些问题不仅对FPGA厂商带来挑战，同时也考验着FPGA上下游产业链，即开发工具及测试工具的性能。

    EDA开发工具：全流程无缝连接

    随着器件复杂性的增加，设计人员需要更精密复杂的工具，定位在FPGA设计上的EDA工具也面临着更大的挑战。
　　Synplicity公司中国区销售经理杨皓津介绍说，FPGA开发工具包括软件开发工具和硬件开发工具两类。其中硬件开发工具主要是FPGA厂商或第三方厂商开发的FPGA开发板及相关调试下载工具。在软件开发工具方面，针对FPGA设计的各个阶段，FPGA厂商和EDA软件公司提供了很多优秀的EDA工具。一般来说，FPGA厂商提供的开发环境可以涵盖从源代码编写到最后仿真调试的各个阶段，对于不算十分复杂的FPGA设计，可以利用这类的开发环境进行FPGA的开发设计，但是EDA厂商提供的专用工具显然具有更大的优势，可以替代厂商自带开发工具的各个设计阶段，从而更加充分地利用FPGA的设计资源，并加速整个设计的进展。事实上，在Xilinx发布Virtex-4/Virtex-5系列产品的同时，也推荐客户使用专业的EDA工具，例如Synplicity的综合工具Synplify Pro和物理综合工具Synplify Premier，以便发挥芯片的最佳性能。
    提供全流程无缝连接的FPGA工具是FPGA厂商和客户的共同要求，这样能最大限度地保证客户的设计工作有序而高效地完成，且能在确保质量的前提下加快上市速度。目前EDA工具商提供的第三方工具都能与厂商提供的后端工具有效连接，且这种趋势还在加速。“Synplicity推出的所有工具都能跟厂商的工具无缝连接，而且我们在用户界面上保持了一贯的简洁好用，高效且一致的特点，这一点从公司连续数年在EETimes的客户满意度统计上稳居榜首就能证明。”杨皓津表示。
　　此外，如何应对日益增长的设计复杂性和设计可管理性，已经成为FPGA开发工程师和项目经理需要迫切解决的问题。明导（Mentor Graphics)的秦贤智介绍说，随着FPGA设计的日趋复杂，许多开发项目不再是一两位工程师参与开发，而是由多位工程师组成的设计团队参与项目前端设计，甚至还需要很多跨地域的设计合作，同时IP或者内部设计模块的复用也已经成为一个大规模芯片设计必不可少的手段。HDL Designer工具提供了全面的整合式设计和管理解决方案，从设计输入、设计复用、设计规则检查到文档生成和版本控制以及数据和流程的管理。SoC时代对FPGA嵌入式系统的设计验证也提出了难题，像Seamless就是一个专门用来解决软硬件协同仿真的工具。

    测试：逻辑分析仪示波器是主力

    FPGA开发流程，分两个阶段。首先是设计阶段，包括设计开始、设计实现和硬件语言仿真。然后是调试和验证阶段，包括验证设计、纠错。随着速度的提高和设计尺寸和复杂性的加大，内部信号访问十分困难，使得FPGA验证工作变得非常关键。同时FPGA验证调试耗时占整个开发时间超过50%，使得产品上市充满着压力。
    目前已有90%以上的嵌入式系统工程师都在使用FPGA，原来可在电路板上直接检测的信号，今天已被做到了FPGA的内部结点中，因此逻辑分析仪和示波器成为调试FPGA和周边电路组成的复杂系统十分关键的测试工具，特别是在线调试FPGA设计有助于在几秒钟内发现以往可能需要几天、几周甚至几个月才能仿真出来的问题。
    泰克公司亚太区D&M市场开发经理孙志强告诉《中国电子报》记者，为了缩短调试时间，从而缩短产品面市时间，测试厂商首先要保证测试仪器的平台性能，如泰克提供最大的触摸屏逻辑分析仪(<?xml:namespace prefix = st1 ns = "urn:schemas-microsoft-com:office:smarttags" />15英寸)，带有自动数字波形测试软件，具有快速的数据吞吐/处理能力；配合可配置的、可扩展的专有FPGA方案；此外，除了逻辑分析仪调试方案，还应有配合高速信号源、实时示波器和取样示波器的方案，以实现对高速信号的质量和完整性进行测试和分析。
    安捷伦公司数字测试资深技术/市场工程师冀卫东对记者解释说，为了观察FPGA的内部重要活动，其内部有许多信号需要量测。在过去，由于缺乏简单易用的工具，工程师们需要把FPGA被测内部结点引到外部I/O管脚上，再连到外部的逻辑分析仪或混合信号示波器上，并对每个被测信号进行手工命名和映射。但是可供调试使用的引脚数量毕竟是有限的，而且一旦要改变被测的结点，必须重新设计，不但费时费力，还会改变信号的原有时序。安捷伦率先推出的FPGA动态探头测量技术将内核植入FPGA，配合外部的仪器强大的触发，存储和分析功能，实现深入测量。它方便地将FPGA的管脚与测量仪器的测量通道进行自动映射，自动命名，节省了大量的测试时间。因此，工程师能同时对FPGA片内片外的信号进行测量，发现系统级的故障。
    “安捷伦的FPGA动态探头测量技术是同Xilinx以及Altera一同研发的，我们与领先的FPGA厂商达成了战略合作伙伴关系。”冀卫东强调说。

    精彩观点

    FPGA设计面对三方面挑战
    Mentor Graphics 秦贤智

    在FPGA设计当中，挑战主要体现在以下几个方面：
    1.设计管理
　　数据文件管理：大规模的FPGA设计必然带来大量的数据和文件，我们必须对此进行有效的管理。
　　团队管理：大规模的FPGA设计由一个人很难独立完成，往往是有多人组成的设计团队来共同承担。我们的设计工具必须能管理团队设计。
　　版本管理：产品需要不断地更新换代，需要有相应的版本管理功能。
　　设计复用：在设计当中会越来越多地借用IP和以前的设计，直观方便地设计复用将大大提高设计效率。
　　文档管理：项目完成后往往需要设计归档，在设计当中团队成员也需要借助直观的文档来进行交流，图形化的文档更便于理解。
　　流程管理：完整的FPGA设计流程包括设计创建、仿真、综合、布局布线，各流程之间需要进行大量数据和参数的传递以及出错后对原码的反查和定位，集成化的工具能大大加快设计的流程。
    2.设计验证
　　仿真速度：百万门级的FPGA设计用厂家的工具来仿真将消耗大量时间，选择专业的EDA仿真工具成为必须。
　　调试能力：由于设计的积累和IP的使用，创建大规模的FPGA设计相对容易，而设计的验证却越来越困难，这就要求工具有极强的调试能力。
　　标准支持：仿真工具要不断追随技术标准的发展，除了支持VHDL、Verilog外，还须支持System Verilog、System C、C/C++等。
　　扩展能力：验证工具如果具备应用扩展能力将大大提高使用效率，降低成本。
    3.设计综合
    物理综合：随着新一代FPGA性能和复杂度的提高，时序收敛问题越来越严重，物理和逻辑层面的脱节成为FPGA设计的最大障碍。90ns以下最新器件的互联延时逐渐成为主导，甚至达到总延时的75%以上，传统的综合器如果不能准确估算互联延时，将造成设计多次反复。

    EDA公司应与FPGA厂商紧密合作
    Synplicity公司中国区销售经理 杨皓津

    今天的FPGA提供大容量，超高速的性能，针对不同领域优化的多平台FPGA以其革命性的能力促使FPGA技术加速进入更多的应用领域中，并大大缩短了产品的上市时间。今后五年内基于FPGA的系统设计将增长30%，尤其在消费电子如高清电视里的应用非常广泛，而采用FPGA做ASIC的原型设计也成为节省成本和缩短原型设计时间的流行手段。随着器件复杂性的增加，设计人员需要更精密复杂的工具，定位在FPGA设计上的EDA工具也面临着更大的发展契机。
    我们来分析一下高速发展的FPGA对EDA工具提出了哪些要求。首先，复杂的FPGA设计环境应该既可以有效地设计百万门FPGA，又让小规模的FPGA设计者直观易用，从而完成从RTL到芯片的转换。同时，既要关注于FPGA设计的四个基本要素，即设计管理、集成、IP和设计复用，又要与FPGA厂商共同发展。
    任何深亚微米技术都需要EDA公司和芯片厂商的紧密合作。由于在深亚微米工艺下，开发工具不仅要了解产品的基本特点，而且要了解其物理特性。因此EDA厂商必须理解半导体工艺的特点。ASIC和FPGA的物理综合的最主要区别就是目标器件不一样。对于ASIC而言，允许对门电路和连线进行自由的布局，布线越接近意味着延时越小。而对FPGA并不是这样。一个通用的FPGA逻辑结构包括可编程逻辑模块和各种预定义的互联资源。在一个给定的FPGA中，有很多种方法用来连接两个可编程单元，其中包括直接连接、长连接、高速连接和低速连接，或者这些连接的任意组合。为了精确地对这些连接关系进行建模，综合工具需要理解所有不同连接类型的特点和区别，并且知道其暗含的时序关系。工具必须知道两个点间的最快连接并不一定是最短的连接。

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