原创 Verilog语法需要注意的地方（1）

（1）在Verilog模块中所有过程块（如：initial块、always块）、连续赋值语句、实例引用都是并行的；

（2）它们表示的是一种通过变量名互相连接的关系；

（3）在同一个模块中各个过程块、各条连续赋值语句和各条实例引用语句这三者出现的先后次序没有关系；

（4）只有连续赋值语句（即用关键词assign引出的语句）和实例引用语句（即用已定义的模块名引出的语句），可以独立于过程块而存在于模块的功能定义部分；

（5）被实例引用的模块，其端口可以通过不同名的连续或寄存器类型变量连接到别的模块的相应的输出、输入信号端；

（6）在“always”模块内被赋值的每一个信号都必须定义成reg型。