原创 【连载】【FPGA黑金开发板】Verilog HDL那些事儿--低级建模的基础实例（七）

声明：本文为原创作品，版权归akuei2及黑金动力社区（http://www.heijin.org）共同所有，如需转载，请注明出处http://www.cnblogs.com/kingst/

第三章 低级建模的基础实例

从这一章开始，主要是由四个实验组成。

实验七: 数码管电路驱动。

这个实验作为入门实验最具经典。透过这个实验可以有效让读者在“实感”上，感觉“低级建模”和传统的建模的区别。而且这个实验又很好的告诉读者“低级建模”最基本的“建模思路”。此外，希望读者可以熟悉与“低级建模”的“图形”。

实验八：PS2解码

这个实验可以视为“数据采集”的入门的实验。因为Verilog HDL的建模，不像C语言般编程般，可以很简单的“从引脚读取数据”。

实验九：VGA驱动

这个实验在这章笔记中估计是让许多读者头疼（笔者也是）。此实验除了是要表达了在“VGA驱动”之中容易被忽略的要点以外，还非常焦距在“组合模块”与“连线关系”的活跃使用。在“低级建模”之中“组合模块”是非常重要的基本元素之一，它的作用是为了更“透彻”和“仔细”说明在“不同层次关系”的建模。此外还表达了各个模块在“图形”中的“连线关系”。

实验十： 串口模块

在练习单片机中，由于用户只是在表面上执行配置而已，常常忘记了关于串口最根本的构造。串口模块有包含“发送模块”和“接收模块”，它们基本上是独立存在东西。在“低级建模”中的基础，笔者一直强调“并行操作”思维的重要性，了解它后不仅很容易解读Verilog HDL代码，而且对设计也有很大的帮助。这个实验就有这样的初衷。

以上的四个实验，笔者希望读者可以发现隐藏在每个实验的“要点”，并且可以

好好思考和了解它。“低级建模”讲求的是在建模上“可视”的“逻辑性”，如果只是单单去实践实验而且不好好去理解其中的要点，效果可是事倍功半。在进行实验期间，读者最好可以画画自己的“图形”，因为实现“低级建模”是从具体的“视”开始，而不是抽象的“思”开始。