原创 一个逻辑设计题目

现在有这样一个题目，我相信在这里一定可以找到大虾帮我解决！真的很急，麻烦帮帮手！！！

数据分接：

　　　输入数据：位宽８bit, 速率１００MHz．

　　　输出数据：２＊８bit ,速率５０MHz．

数据以帧做单位，没帧长２５６chips,帧头为６个特殊字符，f6h,f6h,f6h,28h,28h,28h

要求：从帧头开始，把１００的数据分为两组，以５０的速率并行输出．

问题？？？我想知道具体的逻辑方案，由哪些模块组成，也许我太菜鸟了，查了一天书也没有找到解决的方法，不知道今天会不会有结果！急切盼望！！！

??设计数据分解方案，并用verilog实现．

earthnut999@hotmail.com  哪个工程师可以教教我！！！！