原创 另一种二分频电路设计

2009-9-2 01:56 6684 1 1 分类: FPGA/CPLD
在此再推荐一种二分频电路的写法:

设计块如下:

//half_clk.v
module half_clk(reset,clk_in,clk_out);
 input  reset;
 input  clk_in;
 output  clk_out;
 
 reg  clk_out;
 always @ (posedge clk_in )
 begin
  if(!reset)
   clk_out<=0;
  else
   clk_out<=~clk_out;
 end
endmodule

激励如下:

 

//--------------half_clk_tb.v-----------------------
`timescale 1ns/100ps
`define clk_cycle 50

module half_clk_tb;
 reg  reset;
 reg  clk;
 wire  clk_out;
 
 always #`clk_cycle clk=~clk;
 
 
 initial
 begin
   clk=0;
   reset=1;
  #100 reset=0;
  #100 reset=1;
  #1000 $stop;
  
 end
 half_clk  half_clk(.reset(reset),
      .clk_in(clk),
      .clk_out(clk_out)
      );
endmodule

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