原创 【个人总结】配合APR使用DC综合网表文件生成注意事项

2009-5-26 11:29 9252 11 11 分类: FPGA/CPLD

在使用综合工具DC产生网表文件时,要注意两点。


1、在脚本文件中write verilog前要添加set verilogout_no_tri true指令


2、在compile前添加set_fix_multiple_port_nets -feedthroughs,set_fix_multiple_port_nets -all -buffer_constants指令


 


原因:因为后端布局布线工具对DC中原语tri/assign等支持不是很好,在DC综合后网表中要避免出现这些语句。verilogout_no_tri 可以防止出现tri描述,转换为wire型声明;而设计模块有输入输出端口直接相连的情况时,使用set_fix_multiple_port_nets -feedthroughs,set_fix_multiple_port_nets -all -buffer_constants指令能够防止网表中使用assign语句。设定指令后会给直连输入输出自动添加buffer

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