原创评估高性能 ADC 需要一个低抖动时钟

 2014-4-17 18:05  1401 14 14 分类: 模拟

“在依然能够获得良好 SNR 结果的情况下，最差情度的ADC 时钟可怎样呢?” 虽然从来没有客户直接向我提及这一问题，不过我的确定期地被问到有关采用不适合高分辨率 ADC 的时钟源之问题。通常，它需要一个可具有高达 1ns_RMS 抖动的函数发生器。常常需要采用一个高质量的 RF 发生器或晶体振荡器以 16 或 18 位 ADC 获得最佳的 SNR 值，即使在相对较低的输入频率下也不例外。我将使用安装了 LTC2389-18 2.5Msps 18 位 ADC 和 LTC PScope 软件的 DC1826A-A 演示板，来说明抖动对于 SNR 性能的影响以及怎样降低一个噪声时钟源的抖动。

作为基线，DC1826A-A 的时钟输入采用一个罗德与施瓦茨 SMB100A RF 发生器来驱动，并由 Stanford Research SR1 提供模拟输入。结果是图 1 中的 PScope 数据，其产生一个98.247dBFS SNR。该 SNR 是通过将低于全标度的输入电平 (-1.047dBFS) 加至已测 SNR 获得的。ADC 之 CNV 输入端上的18.8ps_RMS抖动可采用一台 Agilent Infiniium 9000 系列示波器或同等档次的示波器进行测量。基于抖动和输入频率的 SNR 理论极限值为20*log (2 * π * f_IN* t_jitter) ，其中的 t_jitter 为 RMS 抖动，f_IN 为输入频率。代入针对该例的数值得出的 SNR 为 20 * log (2 * π * 20kHz * 18.8ps) = 112.5dB。随后必须将该值与 ADC SNR 进行 RMS 求和运算以产生一个有效 SNR。查看 LTC2389 的产品手册，在 2kHz 频率下用于演示板电路 (图 7a 和 7b) 的典型 SNR 为 98.8dB。产品手册中给出的 “SNR 与输入频率的关系曲线” 显示：在本实验所采用的 20kHz 输入频率下，SNR 产生大约 0.3dB 的滚降，因此 98.8dB 的数字将调节至 98.5dB。98.5dB 与 112.5dB 的 RMS 之和为 98.3dB，这近似于图 1 中获得的结果。