原创 DC 概论六之multicycle_path

 根据dc综合原理：
对hold的检查之一就是：在capture active edge之前不能被捕获。所以缺省的hold检查实在第6个周期。而我们希望的是在0时刻进行hold check。
所以要如下设置

但是这种写法很晦涩。我们可以通过set_min_dealy来设置hold check：
set_min_dealy –to C_reg[0]/D

下面进入多频率的多周期：

这个例子和上面例子差不多，只是频率不同。

 例子：以下仅为例子，实际设计中不会存在
module m(clka, clkb, ain, bin ,cout, dout);
input clka,clkb;
input [3:0] ain,bin;

output [7:0] cout,dout;
reg [7:0] cout, dout;

reg [3:0] ain_reg ,bin_reg;
wire [7:0] mul;

assign mul = ain_reg * bin_reg;

always@(posedge clka)
begin
 ain_reg <= ain;
 cout <=  mul;
end

always@(posedge clkb)
begin
 bin_reg <= bin;
 dout <= mul;
end
endmodule
dc脚本
set lib $env(DC_LIB)
set target_library "slow.db fast.db"
set link_library "* $target_library"
set search_path ". ../src ../scripts $lib"
analyze -format verilog m.v
elaborate m
compile
create_clock  -period 10 [get_ports clka]
create_clock  -period 30 [get_ports clkb]

set_multicycle_path 2 -to cout_reg

Path1：
Setup：
report_timing -from ain_reg_reg

 因为设置了多周期路径为2倍，从report可以看出建立时间的检查类似下面：

 Hold：
report_timing -from ain_reg_reg

因为使用了默认的hold检查，可以看出hold check不是希望的0，而是10，如下
 

看下特例:
（set_min_delay 0 -to cout_reg[3]/D）
report_timing -from ain_reg_reg

Path3：
setup：

 因为set_multicycle_path 2 -to cout_reg

 Hold：
report_timing -from bin_reg_reg

因为使用了，默认的hold chek，所以时序图：

特例：
（set_min_delay 0 -to cout_reg[3]/D）
report_timing -from bin_reg_reg

 Hold check时序图：

原来以为路径path4和path1，path2，path3上的建立时间和保持时间检查的分析方法一项。所以上篇的timing
report仅仅分析了一下path1和path2。后来觉得有些疑问，然后分析了下path4（慢时钟采集快数据），发现dc一个很微妙的分析方法，后来在dc的文档中发现的。后来想了下，这种建立关系和保持关系的检查其实在dc的文档中还是说明了的。先看分析，再总结：

综合脚本：

set lib $env(DC_LIB)

set target_library "slow.db fast.db"

set link_library "*
$target_library"

set search_path ". ../src ../scripts
$lib"

analyze -format verilog m.v

elaborate m

compile

create_clock  -period 5 [get_ports clka]

create_clock  -period 30 [get_ports clkb]

set_multicycle_path 3 -to cout_reg

set_multicycle_path 4 -to dout_reg

set_min_delay 0 -to dout_reg[3]/D

set_min_delay 0 -to cout_reg[3]/D

compile

path4分析：

Setup：

report_timing -from ain_reg_reg

可以看出来慢时钟采集快数据的多周期路径分析，不是像快时钟采集慢数据的多周期分析一样（下图）：

希望的慢周期采集快数据的多周期分析

根据timing
report可以知道实际的分析是：

再看下保持时间的分析

report_timing -from ain_reg_reg

快时钟采慢数据的缺省hold
chek如下，也是我们希望的：

而实际上，dc的分析师如下的：

所以对于慢时钟采集快数据的setup，hold check的分析，可以由上面的分析总结为：

对于setup分析：

对于每一个capture
active edge 找到最靠近它的launch
active edge，然后这个launch
active edge 到多周期的capture
active edge的路径就是setup
check的路径。

对于hold分析：

对于每一个capture
active edge 找到它的launch active edge的下一个launch
active edge，然后这个launch
active edge 到多周期的capture
active edge 的路径就是hold
check路径。

更简单的说，慢时钟采集快数据，是先分析慢时钟的单周期setup relation和hold relation，然后再扩展到多周期路径上。

其实就是将单周期的capture active edge，换成多周期后的capture active edge（多周期的相当于周期很大）

对于hold分析的理解，可以将综合脚本改成下面的，然后再分析下，就会很明白了。

set lib $env(DC_LIB)

set target_library "slow.db
fast.db"

set link_library "* $target_library"

set search_path ". ../src ../scripts
$lib"

analyze -format verilog m.v

elaborate m

compile

create_clock  -period 5 [get_ports clka]

create_clock  -period 31 [get_ports clkb]

set_multicycle_path 3 -to cout_reg

set_multicycle_path 4 -to dout_reg

set_min_delay 0 -to dout_reg[3]/D

set_min_delay 0 -to cout_reg[3]/D

compile

path4：

setup分析：

report_timing -from ain_reg_reg

示意图如下：

Hold分析：

report_timing -from ain_reg_reg

示意图：