原创 FSM安全问题

2010-2-8 23:31 3278 4 4 分类: FPGA/CPLD

        关于怎样才能使状态机稳定可靠,其实状态机的可靠不取决于状态机编码方式和风格,而是取决于综合工具的选项,开启Safe State Machine选项,这一选项是引入了“Booby Trap”电路,一些原有的寄存器合并优化不执行了,实际的寄存器个数和HDL代码中描述的个数一样,并增加了一些组合逻辑。实现Safe State Machine会带来资源的增长和速度的下降,但是可靠性会提高一些。


        还需要说明一点:即使采用了自动恢复电路,状态机从非法状态跳转回了合法状态,从电路运行这个微观角度来说是“安全”的,从状态机的行为这个宏观角度来说,由于状态机进入非法状态和从非法状态返回,以及接下来的运行状态(回到了合法状态并不等于状态机就可以继续正常运行)造成的不正常行为并不是“安全”的。


       这个恢复电路是恢复到是default还是when others?

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