原创 DLL/PLL区别总结

1.DLL: Delay Lock Loop

  PLL: Phase Lock Loop

2. 工作原理：

（1）PLL：PLL由三部分组成。鉴相器，环路滤波器，压控振荡器(VCO)组成。鉴相器接收参考时钟输入和输出时钟的反馈信号，产生与相位差有一定关系的电压信号，该电压信号通过环路滤波器滤除由于数据的变化和其他不稳定因素带来的影响，之后比较干净的电压信号去控制压控振荡器的振荡频率。可见，PLL的输出是来自于压控振荡器的振荡，所以于输入信号的jitter, frequency漂移等参数几乎无关。

（2）DLL：维基百科上对DLL的解释如下：A DLL is a digital circuit similar to a with the main difference being the absence of an internal oscialltor. 可见，DLL的内部只有鉴相器和环路滤波器，没有压控振荡器。也就是说，DLL其实是对输入信号按照参考时钟就行延时调整。本质上输出信号来源于输入信号，因此输入信号的jitter, frequency漂移对输出信号会有影响。

3. 特点

（1）PLL：

a. 输出时钟由VCO产生，把输入时钟和参考时钟的相位差转换为电压信号，控制压控振荡器的输出频率。

b. 注意到VCO的输出频率有一定的范围，这是由VCO器件本身的特点决定的。因此，如果输入时钟的频率超过了VCO能够输出的频率范围，那么该PLL将不能锁定。

c. 低通滤波器（环路滤波器一般为低通滤波器）可以滤除输入时钟的高频抖动，因此，PLL的输出时钟抖动主要来自于VCO本身和电源噪声，和输入信号没有关系。

d.由于数字PLL振出的时钟很差，所以，现在PLL都是模拟电路实现的。也因此，对电源噪声比较敏感，在设计PCB时，一般需要单独接模拟地。

（2）DLL：

a. 时钟输出真实、及时地反映输入时钟的变化

b. 能锁定的输入时钟频率范围较宽，但是由于延时电路的纵延时有限，所以不能锁定时钟频率过低的输入时钟。

c. 不能过过滤时钟源的抖动，会引入固有抖动，造成抖动积累。

d. 用数字电路实现，对电源噪声不敏感。

4. 应用

（1）DLL: DLL主要是用于产生一个精准的时间延迟, 且这个delay不随外界条件如温度,电压的变化而改变.这个delay是对输入信号的周期做精确的等分出来的, 比如一个输入信号周期为20ns, 可以设计出等分10份的delay, 即最小2ns的delay. 这在高速界面做clock recovery and data recovery上很有用处。 由于普通的delay cell在不同的corner其delay会发生很大的变化(FF与SS相差几乎3倍), 有时候会被迫采用DLL来产生一个精准的delay而不是用普通的delay cell. 

（2）PLL: PLL即Phase lock loop, 主要是根据一个输入时钟产生出一个与输入时钟信号in phase的倍/除频时钟， 其中倍频时钟和输入、输出时钟in phase是最主要的应用。我们经常在对时钟进行倍频的芯片中发现PLL的身影。如AD9516时钟芯片中就有PLL，而且可以外接VCO，loop filter，也可以使用片上的VCO。（片上VCO性能不是很好，不如外接VCO的性能好）

下面的解释可以帮助我们更好地理解DLL和PLL的应用场合。

（来自CSDN博客http://blog.csdn.net/sunyubo458/archive/2010/04/09/5466452.aspx）

DLL-Delay locked loop用在数字电路中，用来自动调节一路信号的延时，使两路信号的相位一致（边沿对齐），在需要某些数字信号（比如data bus上的信号）与系统时钟同步的情况下，DLL将两路clock的边沿对齐（实际上是使被调节的clock滞后系统clock 整数个周期），用被调节的clock做控制信号，就可以产生与系统时钟严格同步的信号（比如输出数据data跟输入clock同步，边沿的延时不受到电压、温度、频率影响）。

PLL--Phase locked loop除了用作相位跟踪（输出跟输入同频同相，这种情况下跟DLL有点相似）外，可以用来做频率综合（frequency synthesizer）， 输出频率稳定度跟高精度低漂移参考信号（比如温补晶振）几乎相当的高频信号，这时，它是一个频率源。利用PLL，可以方便地产生不同频率的高质量信号，PLL输出的信号抖动（频域上表现为相噪）跟它的环路带宽，鉴相频率大小有关。总的说来，PLL的环路带宽越小，鉴相频率越高，它的相位噪声越小（时域上抖动也越小）。
由于在实际ADC系统中，采样系统总的动态特性主要取决于采样时钟的抖动特性，如果对频率要求不是太高，VCXO是比较好的选择。
如果确实需要可变频率低抖动时钟，则基于PLL的时钟发生器是最好选择。