原创 2010年半导体电路技术国际会议(ISSCC)之PLL,VCO相关的一些发展

一年一度代表集成电路最高水平的会议ISSCC(半导体电路技术国际会议)近期在旧金山召开了, 大陆方面没有论文入选, 实在可惜. 半导体模拟电路工艺进展到90nm后脚步也放缓了, 更多企业开始着重工艺以外的附加价值开发.

里面也有不少我感兴趣的技术进展. 比如富士通研究所提出的65nm工艺用于数字电视接受tuner的锁相环电路. 它为锁相环设计者提出了一种Spurious和滤波器size的两全其美解决方案.做过这块的网友, 应带大体知道, 锁相环中, 我们尽量想把基准频率提高一些以可以提高LPF的带宽, 从而可以缩小LPF尺寸. 但是较高的基准频率常常会产生麻烦的spurious, 根据ISDB-T 数字电视信号的特征(segment freq="1/7MHz"). 他们提出了用7组tap FIR滤波器+双模预分频电路+PFD+CP 并联, 分频数的分数部分同时作为tap系数循环反馈给双模预分频电路, 同时加上其他一些调整, 是的spurious抑制比61dBc, 相位噪声也保持比较好的水平.

还有一片关于DCO(数字振荡器) 提出了一种如何实现微量电容, 来减少振荡器的频率步数的方法, 通过把电容加在负gm的源端, 这样电容折到tank LC部分时,要乘上gm的系数, 相当于被缩小了一定倍数.

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下次有空再谈谈PA方面的发展,希望大家一起探讨.