说句实话，SDRAM已经搞了快一个月了，还是出不来，不知是怎么了，怎么了，难道搞个SDRAM这么难吗？？？
不过没事，我准备一个子功能一个子功能模块分析、仿真。
不分析不知道，一分析吓一跳，居然在SDRAM_Initial中出现了下面的幼稚错误！！
// delay 2 clock time
18,19: begin SDRAM_CMD_r <= SDRAM_NOP; i_Step <= i_Step + 1'b1; end
23: begin InitDoneSig_r <= 1'b1; i_Step <= i_Step + 1'b1; end
24: begin InitDoneSig_r <= 1'b0; i_Step <= 5'd0; end
是以建模的方式编写的，问题不连续，20、21被狗吃了，狗被xymbmcu吃了！！！
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